Там проблема в том, что сигналы до срамы и назад ходят пешком.
Во1х принять данные на чтение от срамы альтера может только на фронте 3го клока 90, если OE/CE выставить на фастреге по фронту 1го.
Во2х проц успевает выставить свои сигналы только к фронту 2го клока 90, MREQ, WR, адрес и тд. Захватить их гарантированно можно только в это время. Следовательно по 2му клоку я пишу в fast реги сигналы срамы на основании сигналов корки. На чтение все прекрасно, дата процом принимается на фронте 1го клока, как ему и положено, а вот с записью происходит ДТП на шине данных, когда данные от проца на запись валят на ШД, они глушат на ней дату которую видео запросило на 3м клоке и должно забрать на 2м. Пробовал открывать выходы дата на полтакта 90 позже, тогда видео ок, и вроде даже работало.
Но в этот момент было написано тока примитивное видео, 16бит срамы прямо в видеоЦАП (ну чтоб хоть ресет на экране видеть). Как только добавил рендерер 6912 - вот тут все и поплыло. Т.е. какбэ сам 6912 никак ни на что влиять не должен, но квартус явно не может его впихнуть. Както так...