Важная информация

User Tag List

Страница 171 из 172 ПерваяПервая ... 167168169170171172 ПоследняяПоследняя
Показано с 1,701 по 1,710 из 1714

Тема: ПЛИС и всё что с ними связано

  1. #1701
    Master
    Регистрация
    20.01.2016
    Адрес
    п. Власиха, Московская обл.
    Сообщений
    568
    Спасибо Благодарностей отдано 
    4
    Спасибо Благодарностей получено 
    14
    Поблагодарили
    10 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от julbu Посмотреть сообщение
    Похоже я не очень понимаю суть оператора Process. Помогите разобраться пожалуйста.
    Вот примерчик из Speccy2007, чтобы понять как работает чувствительность
    Код:
    	process( CLK )
    	begin
    		if CLK'event and CLK = '1' then
    			if Tick = '1' then
    				if paper_r = '0' and Attr_r(6) = '1' then
    					RY <= 'Z';
    					GY <= 'Z';
    					BY <= 'Z';
    				else
    					RY <= '0';
    					GY <= '0';
    					BY <= '0';
    				end if;
    			end if;			
    
    		end if;
    	end process;
    PS: т.е. триггер срабатывает по событию, в данном случае это rising edge у CLK
    Последний раз редактировалось EvgenRU; 15.02.2020 в 00:32.

  2. #1702
    Activist
    Регистрация
    27.11.2013
    Адрес
    г. Санкт-Петербург
    Сообщений
    423
    Спасибо Благодарностей отдано 
    5
    Спасибо Благодарностей получено 
    18
    Поблагодарили
    16 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Как вариант:
    Аркадий Поляков: Языки VHDL и VERILOG в проектировании цифровой аппаратуры

    по теме:
    предупреждения говорят о том что signal "a14_zx" и тд должны быть указаны там же где и сигнал "ресет" - это с точки зрения "компилятора".
    С "политической" - любое описание реальной схемы сводится к "текстовому описанию", результат которого изменяется в зависимости от изменения входных сигналов.
    Применительно к "Brocess (reset)":
    указано что изменяется только один входной сигнал "reset", а остальные - нет. Посему когда reset==1 компилятор теряется в догадках что делать с другими входными сигналами. (В общем случае схема работает по изменению входных сигналов.)
    Ну это всё очень "грубо" объяснено.


    ПС: я больше склоняюсь к systemverilog - он более лаконичен.

  3. #1703
    Junior
    Регистрация
    25.12.2019
    Адрес
    г. Санкт-Петербург
    Сообщений
    6
    Спасибо Благодарностей отдано 
    0
    Спасибо Благодарностей получено 
    0
    Поблагодарили
    0 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Т.е. нужно указать в процессе все входные сигналы участвующие в этом процессе , а не только ресет? И в условии ресета нужно не только состояние указать но и само событие в виде перехода из 0 в 1? Книжку скачаю, спасибо!

  4. #1704
    Пользователь Специалиста Аватар для fifan
    Регистрация
    30.05.2007
    Адрес
    г. Лянтор, Сургутского р-на, ХМАО
    Сообщений
    3,765
    Спасибо Благодарностей отдано 
    21
    Спасибо Благодарностей получено 
    18
    Поблагодарили
    15 сообщений
    Mentioned
    1 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от EvgenRU Посмотреть сообщение
    Вот примерчик из Speccy2007, чтобы понять как работает чувствительность
    Правильнее было бы сделать так: process( CLK, Tick, paper_r, Attr_r(6) )
    https://nick-name.ru/forum/Fifan.gif
    Сайт про ПК "Специалист" и его клоны http://www.spetsialist-mx.ru/
    Web site about computer Spetsialist and its clones http://www.spetsialist-mx.ru/ (yet only in Russian)

  5. #1705
    Guru Аватар для JV-Soft
    Регистрация
    14.05.2015
    Адрес
    г. Харьков, Украина
    Сообщений
    2,554
    Спасибо Благодарностей отдано 
    49
    Спасибо Благодарностей получено 
    105
    Поблагодарили
    45 сообщений
    Mentioned
    2 Post(s)
    Tagged
    1 Thread(s)

    По умолчанию

    Вопрос , ISE , есть такое выражение -

    assign CLOCK_RD = (A[23:16] == 8'b11011100) | LDS | ~cpu_rw ;

    При адресе #DCxxxx , строб данных , и CPU в чтении.
    Я думал что в этом выражении (A[23:16] == 8'b11011100) , при наличии на адресной шине значения #DCxxxx ,это выражение даст ноль , а выражение дает 1
    Может так оно и должно быть ,но вот как то считал что ноль должно быть ,при исполнении условия , а ?

    Арфы нет ,возьмите бубен
    Безумие это повторение одного и того же в ожидании другого результата.


    Сайт http://p-45.zzz.com.ua
    Amiga A500
    Восстановлен(2018) дополнен и в строю - Pentagon (1991) 1024k (256kb ROM 4 конфигурации ПЗУ)/turbo 7 мгц/кеш 32кб/covox/ TS /AY mouse/fdd 3.5" /Nemo-Ide/10gb HDD (DNA-OS)
    Восстановлен(2015) и в строю - Харьков 128
    Восстановлен(2016) ZX-Дигитайзер

    Ждут паяльника - пентагон 48 , pentagon 128.
    [свернуть]

  6. #1706
    Member Аватар для IgorR76
    Регистрация
    25.12.2017
    Адрес
    г. Москва
    Сообщений
    156
    Спасибо Благодарностей отдано 
    9
    Спасибо Благодарностей получено 
    8
    Поблагодарили
    8 сообщений
    Mentioned
    1 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Почему ноль? "==" - сравнение. Если равно, то true (1), если не равно, то false (0). Основы синтаксиса, одинаково в verilog и в C.

  7. Этот пользователь поблагодарил IgorR76 за это полезное сообщение:

    JV-Soft (23.02.2020)

  8. #1707
    Junior
    Регистрация
    29.11.2006
    Адрес
    Москва
    Сообщений
    20
    Спасибо Благодарностей отдано 
    0
    Спасибо Благодарностей получено 
    0
    Поблагодарили
    0 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Всем привет! Столкнулся с непонятным поведением MAX3000A. Пытаюсь сконфигурировать выводы как open-drain (и вроде-бы конфигурируется, если посмотреть в отчёт Technology Map Viewer. Установил в конфиге set_global_assignment -name MAX7000_DEVICE_IO_STANDARD "3.3-V LVCMOS", запаял pull-up резисторы номиналом 10к (пробовал 4.7к тоже, ещё меньше не рискнул).

    назначаю сигнал на выходы

    assign CLK_3d5_5V = CLK_3d5 ? 1'bZ : 1'b0;

    в итоге, когда цепляюсь к выводу осциллографом там не 5V, как я наивно ожидаю, а всего ~=600mV (и форма сигнала больше похожая на пилу, чем на меандр). Причём независимо от того, на какой пин cpld назначаю сигнал. Что происходит, идей никаких нет, гугл не помог. Морально настроился переделывать плату с использование трансляторов уровней ALVC. Причём если не пытаться симулировать open-drain выход, то на выходе стабильные 3.3V при лог. 1., что в режиме LVTTL, что LVCMOS. Может кто знает отчего так получается?
    Последний раз редактировалось oistalker; 23.02.2020 в 23:16.

  9. #1708
    Master
    Регистрация
    14.04.2013
    Адрес
    г. Ростов-на-Дону
    Сообщений
    555
    Спасибо Благодарностей отдано 
    58
    Спасибо Благодарностей получено 
    36
    Поблагодарили
    31 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от oistalker Посмотреть сообщение
    в итоге, когда цепляюсь к выводу осциллографом там не 5V, как я наивно ожидаю, а всего ~=600mV (и форма сигнала больше похожая на пилу, чем на меандр).
    Пила медленно нарастает, потом падает вниз? На какой это частоте? Что происходит если вывести постоянный уровень "0" или "1"?
    Большое сопротивление, большая ёмкость линии, большая частота, заряжаться не успевает.

  10. #1709
    Junior
    Регистрация
    29.11.2006
    Адрес
    Москва
    Сообщений
    20
    Спасибо Благодарностей отдано 
    0
    Спасибо Благодарностей получено 
    0
    Поблагодарили
    0 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Цитата Сообщение от Bolt Посмотреть сообщение
    Пила медленно нарастает, потом падает вниз? На какой это частоте?
    Да, таким образом. Частота вывода 3.5МГц, завожу внутрь 14МГц

    Цитата Сообщение от Bolt Посмотреть сообщение
    Что происходит если вывести постоянный уровень "0" или "1"?
    Большое сопротивление, большая ёмкость линии, большая частота, заряжаться не успевает.
    Если присваивать выводу 1 или 0, то на выходе 3.3V если без pull-up резистора и в районе 3.6 с резистором. Та pdf'ка, которую с сайта Intel скачивал, вроде про ёмкости ничего не говорит.
    ZX-Spectrum +2
    ZX-UNO 4.1

  11. #1710
    Master
    Регистрация
    14.04.2013
    Адрес
    г. Ростов-на-Дону
    Сообщений
    555
    Спасибо Благодарностей отдано 
    58
    Спасибо Благодарностей получено 
    36
    Поблагодарили
    31 сообщений
    Mentioned
    0 Post(s)
    Tagged
    0 Thread(s)

    По умолчанию

    Я не так выразился...
    Если вывод в z-состоянии с подтяжкой, что на этом выводе? 3.6 В?

    Про ёмкости pdf ничего не говорит, но проводник может не успевать заряжаться через резистор. При таких условиях (подтянуто к 5 В через 10 кОм, 3.5 МГц, успевает дойти до 0.6 В) у меня получилось около 110 пФ. Это ёмкость проводников на плате и входов других микросхем.

    Это какая-то шина? Может всё-таки нужен драйвер?

    - - - Добавлено - - -

    А, ну да, это 3.5 МГц clock. Которым, естественно, тактируется десяток микросхем, в том числе процессор. Для Z80 clock capacitance указано 35 пФ.

    Не потянет open drain такое безобразие.

Страница 171 из 172 ПерваяПервая ... 167168169170171172 ПоследняяПоследняя

Информация о теме

Пользователи, просматривающие эту тему

Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)

Похожие темы

  1. ДВК (и всё, что с ними связано)
    от Grand в разделе ДВК, УКНЦ
    Ответов: 4216
    Последнее: 25.02.2020, 14:04
  2. Ответов: 1011
    Последнее: 22.02.2020, 18:49
  3. PAL/GAL и все что с ними связано.
    от Mick в разделе Клоны на ПЛИС, МК и БМК
    Ответов: 422
    Последнее: 20.01.2020, 21:42
  4. SMUC на дискретах и ПЛИС
    от spensor в разделе Scorpion
    Ответов: 790
    Последнее: 12.11.2019, 19:05
  5. Вопрос по ПЛИС
    от Zloy в разделе Unsorted
    Ответов: 23
    Последнее: 17.10.2015, 17:12

Ваши права

  • Вы не можете создавать новые темы
  • Вы не можете отвечать в темах
  • Вы не можете прикреплять вложения
  • Вы не можете редактировать свои сообщения
  •