ПЛИС и всё что с ними связано

[alost]

Чтоб компилятор не ругался на "совместное руление" несколькими источниками.

Встречался с таким ругательствомЭто возможно в 2 случаях: при компиляции,выдается ошибка и он останавливается ,и когда компилятор все пропускает,а вот фиттер,а потом и симулятор выдает предупреждение что не может подключить "такие-то" сигналы.Напиши поконкретнее,а лучше напиши процессы.Как минимум это два процесса.В общем случае такие конфликты удается развести организацией мультеплексирования конфликтующих сигналов и сведения их в один процесс.

[Ewgeny7]

С глюками сам разобрался (вроде бы).
Выкладываю на всеобщее "обчихивание" свой первый проект на VHDL.
Сие произведение называется СМУК-2. Он уже реально сделан и успешно работает на моем Скорпионе (а скоро будет не только на моем, есть народ также собирающий его). Правда, прошивка сделана целиком на схемном вводе.
Теперь пришла пора попробовать его на HDL
Все нюансы программы я писал на основе туториала alost'a (плюс свои извращения). Очень не нравится мне код в районе регистра версий (process H), слишком громоздко. Да и вообще всё наверное корявенько
Приму любые рекомендации.
В реале прошивку проверю только в понедельник, ибо комп со СМУКом на работе.

[Sayman]

Quartus II (6.0) подойдёт для дел всех этих?

[Black_Cat]

Сие произведение называется СМУК-2

пусть будет лучше хоть SMUC+ , а то на 2 как-то не тянет.. новшеств в нём собсно и нет почти.. практически рестайлинг, поэтому предлагаю оставить двойку для будущих инкарнаций рассчитанных на более существенные изменения
..кстати, а чё здесь, а не в топике про смук прошивки выкладывать?

[Sayman]

у меня вылетело два "внимания"
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clock" is an undefined clock
и
Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected gated clock "vsync~0" as buffer
Info: Detected ripple clock "vcnt[3]" as buffer
Info: Detected ripple clock "vcnt[5]" as buffer
Info: Detected gated clock "vsync~33" as buffer
Info: Detected ripple clock "vcnt[7]" as buffer
Info: Detected ripple clock "vcnt[4]" as buffer
Info: Detected ripple clock "vcnt[6]" as buffer
Info: Detected ripple clock "hsync" as buffer
Info: Detected ripple clock "vcnt[8]" as buffer
Info: Detected ripple clock "del[1]" as buffer
чё за баян?!
это я создал проэкт, назвал его, создал vhdl файл, обозвал так же как и проэкт, создал wave чего то там, сохранил с именем прожекта...
сделал старт синтезис, старт фиттер...а потом симуляцию и оп...вот таких два мессежда...
и кстате, не совсем понял как и где схему смотреть...

[alost]

Очень не нравится мне код в районе регистра версий (process H), слишком громоздко.

В процеесе Н конфликт,это тот случай когда компилятор пропускает,а симулятор предупреждает :"трата-та ..."db3" holds its previous value in every path with no new value assignment, which may create a combinational loop in the current design."
Можно так ,и упростить чуть:
1 вариант,в пор. упрощения:
H: process(csm,a2,a13,a15,rd)
begin
if (csm='1') and (a15='0') and (a13='0') and (rd='0') then
case a2 is --оператор ВЫБОРА!
when '0' => db3 <='0';
db5 <='1';
db6 <='0';
db7 <='0';
when '1' => db3 <='0';
db5 <='0';
db6 <='0';
db7 <='0';
end case;
else db3 <='Z'; --Иначе относится к условию IF
db5 <='Z';
db6 <='Z';
db7 <='Z';
end if;
end process;
2 вар.:
H: process(csm,a2,a13,a15,rd,a2)
variable sel:std_logic_vector(4 downto 0);
begin
sel:=csm & a15 & a13 & rd & a2 ;
case sel is --оператор ВЫБОРА!
when "10000" => db3 <='0';
db5 <='1';
db6 <='0';
db7 <='0';
when "10001" => db3 <='0';
db5 <='0';
db6 <='0';
db7 <='0';
when others => db3 <='Z';
db5 <='Z';
db6 <='Z';
db7 <='Z';
end case;
end process;
и это не предел!вар.2 можно свести к 10 строкам,если сигналы DB организовать как вектор.Проще потом манипулировать!db4 переименовать в db3,а db3>db4.и создать db: inout std_logic_vector(7 downto 4); Четыре строки сразу становятся одной!

Добавлено через 11 минут

у меня вылетело два "внимания"

На такого типа warnung симулятора пока не обращай внимание,это не критические!!!Вот что он написал,дословно:Предупреждение: Найденны 10 узлов в путях тактового генератора, которые могут действовать как рябь и/или пропущенные такты т.е.возможно,а может и нет(это он предупреждает,но симулюцию делает)!

как буфер (а), приводящий к расфазировке тактовых сигнало

а вот такого типа:
Warning: VHDL Process Statement warning at SMUC.vhd(52): signal or variable "db3" may not be assigned a new value in every possible path through the Process Statement. Signal or

variable "db3" holds its previous value in every path with no new value assignment, which may create a combinational loop in the current design. это плохо!

Добавлено через 12 минут

Quartus II (6.0) подойдёт для дел всех этих?

Пойдет!

Добавлено через 13 минут
Я вообще юзаю 5-ю версию!А картинки тока в полной версии,в web RTL вьювера нет!!!

[Advertiser]

[Ewgeny7]

web RTL вьювера нет!!!

У меня квактус 8.1 web. А мою RTL-ку вы видели. Ищите и обрящите!

Можно так ,и упростить чуть:

Спасибо! буду разгребать!
ПыСы: ждёмс третью часть туториала

пусть будет лучше хоть SMUC+

Можно и так. Или, как я уже пару раз называл его - SMUC RT (РеТрэкинг )

..кстати, а чё здесь, а не в топике про смук прошивки выкладывать?

Дык это и не прошивка, а "домашнее задание" сдаю учителю...

[alost]

Еще вариант:
H: process(csm,a2,a13,a15,rd)
begin
if (csm='1') and (a15='0') and (a13='0') and (rd='0') then
db3<='0';db6<='0';db7<='0'; --эти всегда в '0' при условии IF!
case a2 is --оператор ВЫБОРА,т.е выбор след.строки определяютя состоянием a2!
when '0' => db5 <='1';
when '1' => db5 <='0';
end case;
else db3 <='Z'; --Иначе , при невыполнении условия IF(всё в Z!
db5 <='Z';
db6 <='Z';
db7 <='Z';
end if;
end process; --можно тоже на 3 строки сократить!

Добавлено через 3 минуты

У меня квактус 8.1 web. А мою RTL-ку вы видели. Ищите и обрящите!

Класс!А Technology Map Viewer есть в Web 8.1?

Добавлено через 6 минут

сдаю учителю...

Да я сам тока "учюсь",а "туториал"-это типа дневника сумасшедшего,пособие как с нуля познать высокую технологию!

[Ewgeny7]

Класс!А Technology Map Viewer есть в Web 8.1?

Это?

[Sayman]

у меня полная версия квартуса, версия которая указана выше... 6.0.
плюс ещё какие то сервис паки, мегакоре какой то pci четого там...
так всётакки, как перейти в режим просмотра полученой схемы и как можно попробовать порисовать схему, а не на языке...хочется и так попробовать тоже...