Цитата Сообщение от Sentenced Посмотреть сообщение
Нашёл вот такую VHDL конструкцию
Хочу предупредить, что внутри FPGA проводов с третьим состоянием нет. Они там эмулируются через объединение всех драйверов по "или" (а ходят слухи, что в зависимости от оптимизатора, бывает и по "и").
Так что могут быть неожиданные эффекты.

Там точно нужна забуференная шина с третьим состоянием? Зачем?