ПЛИС и всё что с ними связано

[IanPo]

Как работает SDRAM:
http://www.dsioffe.narod.ru/mysdram/MyMicronSDRAM.htm

Цикл обращения к SDR SDRAM состоит из нескольких тактов, в зависимости от параметров чипа и длины очереди.
У Speccy-2010 вроде 1/(14 МГц), можно посмотреть в исходниках.
Мин. цикл обращения tRC - обычно не менее 60 нс (у SDR).

[JV-Soft]

Это откуда такие требования? Я поставил тут epm3064atc100 без всяких резисторов подал шину данных подтянутую к 5в, уже "мучу" микруху экспериментами долго, но все еще работает и даже не греется. То может для MAX-II такое надо?

Входы epm3064atc100 рассчитаны на 5в. , ничего ставить не надо.
The output drivers of all
MAX 3000A devices can be set for 2.5 V or 3.3 V, and all input pins are
2.5–V, 3.3–V, and 5.0-V tolerant, allowing MAX 3000A devices to be used
in mixed–voltage systems.

[dosikus]

Или другой вариант - заюзай вторую PLL, благо у тебя их 4 штуки.
И меньше 4 всё равно не будет.)))

Временно пришлось завязать, на работе случился переезд в другое помещение, а оно всегда хуже пожара .
смогу пока только в выходные и то если смогу, ибо с внуком сижу.


Сделал как ты пишешь, оставил твой синхрогенератор с твоим PLL и добавил свою PLL.
Готов продолжать, огромное спасибо за помощь...

[omercury]

случился переезд

А, фигня.
Я тоже был "не в кондиции" - днюха.

[dosikus]

omercury, Поздравляю!!! Всего, всего,всего!!!

[JV-Soft]

Вопрос , формирование адресов для DRAM на verilog (xilinx).
После компиляции ma10 и ma11 всегда сидят на земле , от чего так ?

A1-A22 адреса проца , ma0-ma11 адреса на DRAM

begin        if( mux_switch==0 )
            ma[11:0] <= A[22:11];
        else // mux_switch==1
           ma[9:0] <=  A[10:1];
            ma[11:10] <= 2'b0;
    end

[Advertiser]

[HardWareMan]

Вопрос , формирование адресов для DRAM на verilog (xilinx).
После компиляции ma10 и ma11 всегда сидят на земле , от чего так ?

A1-A22 адреса проца , ma0-ma11 адреса на DRAM

begin        if( mux_switch==0 )
            ma[11:0] <= A[22:11];
        else // mux_switch==1
           ma[9:0] <=  A[10:1];
            ma[11:10] <= 2'b0;
    end

Потому, что надо делать begin/end если в условии более одного оператора, прямо как и в других языках.

begin        if( mux_switch==0 )
            ma[11:0] <= A[22:11];
        else begin// mux_switch==1
           ma[9:0] <=  A[10:1];
            ma[11:10] <= 2'b0;
        end
    end

Ну ещё можно объединить в ma[11:0] = {2'b0,A[10:1]}

[JV-Soft]

Потому, что надо делать begin/end если в условии более одного оператора, прямо как и в других языках.

Да, верно.
Может так каноничнее и лаконичнее ?

 begin
        case(mux_switch)
         1'b0: ma[11:0] <= A[22:11];
         1'b1: ma[11:0] <= {2'b0,A[10:1]};
       endcase
end

[HardWareMan]

JV-Soft, как уже было сказано ранее, кейсы это для слабаковпрограммистов, каких-либо преимуществ перед другими способами он не даёт.

[JV-Soft]

Пофиг , я не программист я любитель , количество букв меньше , уже приятнее для глаз. Учитывая что про верилог я ещё недавно вообще и не слышал.