ПЛИС и всё что с ними связано

[ZEK]

Подскажите, где в тексте верилога ошибка?

Если дословно перевести VHDL то будет так

always @ (RESET or posedege CLK)
if (!RESET) TRDOS = 0;
else
  if (ADDR[15:8]==8'h3D & ~(nM1 | nRD | nMREQ)  & ROMSEL) TRDOS = 1;
  else if (ADDR[15:14]!=0 & ~(nM1 | nRD | nMREQ)) TRDOS = 0;