Накину
1) https://github.com/hoglet67/Z80Decoder
тут чтото про ccf/scf test
2) на сайте visual6502 упоминались фотки Zilog CMOS Z80 - Z84C00
http://blog.visual6502.org/2011/08/z...80-z84c00.html
Вид для печати
Накину
1) https://github.com/hoglet67/Z80Decoder
тут чтото про ccf/scf test
2) на сайте visual6502 упоминались фотки Zilog CMOS Z80 - Z84C00
http://blog.visual6502.org/2011/08/z...80-z84c00.html
Ну наша-то точно NMOS.Цитата:
Сообщение от AlexG
Походив по ссылкам, нашел хорошую статью (без VPN может не открыться).Цитата:
Сообщение от AlexG
Статья все правильно описывает, все так и есть.
Down to the silicon: how the Z80's registers are implemented
- - - Добавлено - - -
А вот тут прекрасно рассказано про инкрементер/декрементер, упоминается конвейер и 4-битное АЛУ.
The Z-80's 16-bit increment/decrement circuit reverse engineered
и ранее упоминалось здесь
https://github.com/MiSTer-devel/Mega...n/rtl/nuked-md
я кажется смог его "запустить" (z80.v) в симуляторе. там используется одна "основная" тактовая и вторая "вспомогательная". реализовано на "эмуляции защёлок" (это на поверхностный взгляд).
Я не понимаю верилог, и не могу сравнить его со схемой, на сколько он ей соответствует.Цитата:
Сообщение от AlexG
ок. а схема вашего реверса доступна на просмтр ?
Так в этом посте выкладывал. Только она недопричесанная, и могут встречаться ошибки, но она постоянно совершенствуется. Это как бы промежуточный, но полноценный вариант.Цитата:
Сообщение от AlexG
ааа ... а слона то и не заметил.
1) к сожалению это пдф в графике - отсутствует поиск по наименованию цепей.
2) сходу не заметил таблички-прошивки для PLM (пока не понял смысл mask/value) - кажется уже догадался...
3) что подразумевает вход ОЕ (хотябы для PLM) ? EZ это понятно управление третьим состоянием.
4) на память с трудом вспоминаю (УГО, что обозначают символы в среднем поле) к примеру u231 ?
5) U179 и U178 как всё вместе работает применительно к выходу (out ports) ?
6) гипотетически, если спаять из этих микросхем - оно должно же работать ? или в схеме "используются" микросхемы, которые невозможны в реальном мире?
7) кругляш на входе - это инвертирование входного сигнала ? те активный уровень "лог 0" ?
Маска - это какие биты надо оставить для сравнения. Например, FF - это все биты сравниваются. 0F - это только младшие 4.Цитата:
Сообщение от AlexG
VALUE - это с каким значением сравнивается. Иными словами if (Input & Mask) = Value, то выход матрицы активен.
- - - Добавлено - - -
OE - разрешение выхода. Если выход комплиментарный, то при OE = 0, на выходе ноль.Цитата:
Сообщение от AlexG
Если выход с открытым коллектором, то при OE = 0, на выходе Z.
Если выход с двумя треугольничками в виде ромбика, то выход комплиментарный, но при OE = 0 тоже Z.
- - - Добавлено - - -
Это усиленный буфер. Он может быть с инверсией или без инверсии.Цитата:
Сообщение от AlexG
- - - Добавлено - - -
U179 с открытым эмиттером, U178 с открытым коллектором.Цитата:
Сообщение от AlexG
По-другому никак нельзя было изобразить это в виде логических микросхем. Такой вот нестандартный порт.
При BUSACK_C = 1, порты работают, как с открытым коллектором, при BUSACK_C = 0, они работают как обычные комплиментарные.
- - - Добавлено - - -
Имеется в виду, есть ли конкретно такие микросхемы в номенклатуре какого-либо производителя? Или же реальны ли они в принципе? )Цитата:
Сообщение от AlexG
- - - Добавлено - - -
Да.Цитата:
Сообщение от AlexG
на первый взгляд - можно превратить в verilog по модулям аля U641, U837.... - по идее получится аля схема из квадратиков...
что-то типо такого