А какой вопрос-то тогда? Если что-то отличается от графиков, которые я нарисовал, то спрашивай конкретнее.Цитата:
Сообщение от Ynicky
Вид для печати
А какой вопрос-то тогда? Если что-то отличается от графиков, которые я нарисовал, то спрашивай конкретнее.Цитата:
Сообщение от Ynicky
Старый стал, забыл что по RAS запоминаются младшие разряды адреса. Проверяю регистровую запись в обе DRAM, 8 и 16 разрядные из ПП. Все пишется и читается как надо.Цитата:
Сообщение от Titus
Что уже реализовано и функционирует? И в виде чего?Цитата:
Сообщение от Ynicky
Пока только моделирую. Пишу тестовые программки и проверяю на диаграммах моделирования работу. А соединил почти все, кроме 065 и 055. Вместо буфера подсоединил сигналы напрямую.
65 нафиг не нужен пока, а 55 лучше реализовать для правильности, я думаю. Это ж всего лишь двунаправленный буфер, плюс кусочек однонаправленного.Цитата:
Сообщение от Ynicky
Ок, сделаю. Еще забыл сказать. В 136, буфер U19 я еще давно сделал без инверсии. Иначе не правильно работало. Это я опять где-то нахимичил?Цитата:
Сообщение от Titus
Нет, его нельзя делать неинверсным. Он специально инвертирует сигнал. И антагонистом его является U18, который инвертирует сигнал обратно.Цитата:
Сообщение от Ynicky
Для @Vslav'а:
Поковырялся в ВМ2. Там огромная туча RS-триггеров, управляемых так, что у них может быть потенциально третье состояние (это сложно проверить сразу, т.к. сложно проследить сходу все зависимости управляющих сигналов).
Как ты их перевел в синхронную схему? Ты уверен, что не потерялась совместимость? Я бы тут весьма был аккуратен)
Что, сложно? В-о-о-о-т, цени :)Цитата:
Сообщение от Titus
А гарантию только бог дает, и то не на все :)
Тестировать, тестировать и тестировать - это основа нашей уверенности.
То, что работа по реверсу ВМ2 грандиозная - это я очень ценю) Одних трам... транзисторов там стотыщпятьсот)Цитата:
Сообщение от Vslav
Вот смотри, например, триггер, который управляет противофазной парой IRSTB_SRC, и /IRSTB_SRC, вполне себе может встать в третье состояние (тут, конечно, надо проверять по всем входным сигналам, но одно только RESET наводит на мысли, что он может прийти одновременно с F1 и BRA_REQ). Тогда мощный каскад, управляющий формированием IR_STB и /IR_STB встанет раком, извиняюсь за прямоту.