Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Titus]

В этом случае у меня он в 1 при активном RAS (ст. разряды) и в 0 при активном CAS (мл. разр.). Логику проверил, вроде как у тебя.

А какой вопрос-то тогда? Если что-то отличается от графиков, которые я нарисовал, то спрашивай конкретнее.

[Ynicky]

А какой вопрос-то тогда? Если что-то отличается от графиков, которые я нарисовал, то спрашивай конкретнее.

Старый стал, забыл что по RAS запоминаются младшие разряды адреса. Проверяю регистровую запись в обе DRAM, 8 и 16 разрядные из ПП. Все пишется и читается как надо.

[Titus]

Старый стал, забыл что по RAS запоминаются младшие разряды адреса. Проверяю регистровую запись в обе DRAM, 8 и 16 разрядные из ПП. Все пишется и читается как надо.

Что уже реализовано и функционирует? И в виде чего?

[Ynicky]

Пока только моделирую. Пишу тестовые программки и проверяю на диаграммах моделирования работу. А соединил почти все, кроме 065 и 055. Вместо буфера подсоединил сигналы напрямую.

[Titus]

Пока только моделирую. Пишу тестовые программки и проверяю на диаграммах моделирования работу. А соединил почти все, кроме 065 и 055. Вместо буфера подсоединил сигналы напрямую.

65 нафиг не нужен пока, а 55 лучше реализовать для правильности, я думаю. Это ж всего лишь двунаправленный буфер, плюс кусочек однонаправленного.

[Ynicky]

65 нафиг не нужен пока, а 55 лучше реализовать для правильности, я думаю. Это ж всего лишь двунаправленный буфер, плюс кусочек однонаправленного.

Ок, сделаю. Еще забыл сказать. В 136, буфер U19 я еще давно сделал без инверсии. Иначе не правильно работало. Это я опять где-то нахимичил?

[Advertiser]

[Titus]

Ок, сделаю. Еще забыл сказать. В 136, буфер U19 я еще давно сделал без инверсии. Иначе не правильно работало. Это я опять где-то нахимичил?

Нет, его нельзя делать неинверсным. Он специально инвертирует сигнал. И антагонистом его является U18, который инвертирует сигнал обратно.

[Titus]

Для @Vslav'а:

Поковырялся в ВМ2. Там огромная туча RS-триггеров, управляемых так, что у них может быть потенциально третье состояние (это сложно проверить сразу, т.к. сложно проследить сходу все зависимости управляющих сигналов).
Как ты их перевел в синхронную схему? Ты уверен, что не потерялась совместимость? Я бы тут весьма был аккуратен)

[Vslav]

Для @Vslav'а:

Поковырялся в ВМ2. Там огромная туча RS-триггеров, управляемых так, что у них может быть потенциально третье состояние (это сложно проверить сразу, т.к. сложно проследить сходу все зависимости управляющих сигналов).
Как ты их перевел в синхронную схему? Ты уверен, что не потерялась совместимость? Я бы тут весьма был аккуратен)

Что, сложно? В-о-о-о-т, цени
А гарантию только бог дает, и то не на все
Тестировать, тестировать и тестировать - это основа нашей уверенности.

[Titus]

Что, сложно? В-о-о-о-т, цени

То, что работа по реверсу ВМ2 грандиозная - это я очень ценю) Одних трам... транзисторов там стотыщпятьсот)

Вот смотри, например, триггер, который управляет противофазной парой IRSTB_SRC, и /IRSTB_SRC, вполне себе может встать в третье состояние (тут, конечно, надо проверять по всем входным сигналам, но одно только RESET наводит на мысли, что он может прийти одновременно с F1 и BRA_REQ). Тогда мощный каскад, управляющий формированием IR_STB и /IR_STB встанет раком, извиняюсь за прямоту.