Мужики, кто может проконсультировать по Lattice ISP Lever v 1.8. В схематике, набросал схемку на "расыпухе", не могу понять - как пины назначить / привязать? Ужасный схемный редактор, в отличие от Альтеровского...
Вид для печати
Мужики, кто может проконсультировать по Lattice ISP Lever v 1.8. В схематике, набросал схемку на "расыпухе", не могу понять - как пины назначить / привязать? Ужасный схемный редактор, в отличие от Альтеровского...
Serg6845, спасибо, вечером попробую.
Правильно ли я понял таблицы из даташита на ЦиклонIV:
1. Входная тактовая обязательно должна быть меандром, допустимое отклонение 45-55%.
Это значит, что нельзя использовать в качестве задающего, внешний сигнал, в котором соотношение импульс/пауза = 1/4, подать его на PLL и получить 400МГц для внутренних нужд ?
2. Какая вообще максимальная частота, на которой может работать ЦиклонIV ?
Нашел табличку в которой "PLL output" для С8 402,5МГц, и ещё одну "Clock Tree ..." для EP4CE6 402МГц.
402МГц - это и есть предел для логики EP4CE6 С8 ?
3. Для М9К есть таблица, для С8 указана частота 238МГц.
Это максимум для wrclock/rdclock M9K?
По цифрам похоже на другую строку таблицы (Table 1–25. PLL Specifications for Cyclone IV Devices) в даташите - tOUTDUTY Duty cycle for external clock output (when set to 50%)
А для fINDUTY Input clock duty cycle указано от 40 до 60 %
Но я бы еще обратил внимание на другую строку fIN Input clock frequency и минимальная там 5 MHz. Про возможную необходимость 12 МГц я уже писал.
Какие конкретно номера таблиц, и в каких документах?
Не проходит верификация записи прощивки ПЛИСины в epcs4.
Не могу понять, что делаю не так.
Так конвертировал:
https://disk.yandex.ru/i/XANmWmRm4oReoA
При верификации, получаю "Failed" :
https://disk.yandex.ru/i/aPGUPdQDsSm_Pw
Маркировки ПЛИС и epcs соответствуют.
Обычный sof в ПЛИС - заливается, а jic в epcs - нет.
А попробуй вместо ep4ce6 указать ep3ce6, у меня на ep4ce55 тоже jic файл щьётся с глюками, указываю ep3ce55, и все шьётся отлично.