Требуется помощь по Спеку на Alterе

Цитата:

---

Сообщение от Syntal

К сожалению да, пользовался готовыми библиотеками - очень уж наглядно да и привычнее всё же на схему смотреть, чем текст читать. Думаю, что это как раз замануха на Quartus, чтобы народ подсел на ПЛИС, купившись, что можно копирнуть схему и всё заработает, а потом уже поосвоившись садился за HDL!:v2_wink2: И всё-таки ещё одна супер-бредовая идея в голове ворочается, что в природе (Инете) должны быть секретные :v2_lol: работающие библиотеки 155-555 серии для Quartusа!:v2_lol:

---

В библиотеках 74-й серии есть ошибки. Пару раз напоровшись на них, эти библиотеки я больше не использовал. Если очень хочется делать именно в схемном редакторе и чтоб не глючило - просто надо самому составить библиотечные модули счетчиков, регистров и т.д. из элементарных элеменов, входящих в состав основной библиотеки (не 74-й серии). И все будет тип-топ.

Если делаешь на плис в первую очередь забыть про существование элементов и делать все что касаемо плис на HDL.

Цитата:

---

Сообщение от CHRV

Если делаешь на плис в первую очередь забыть про существование элементов и делать все что касаемо плис на HDL.

---

Между AHDL и схемным редактором принципиальной разницы нет (если не использовать библиотеки 74 серии). Это два варианта описания одного и того же, или взгляд с разных плоскостей на один и тот же предмет, если угодно.
VHDL/VERILOG модут давать даже худшие результаты, чем AHDL, т.к. синтез идет не напрямую, а через задницу. Все это сделано для поддержни стандартных у америкосов форматов описания аппаратуры, которыми они пользуются не один десяток лет.
Описания на VHDL и Verilog довольно далеки от стандартного описания схемы, а вот разводка топологии ПЛИС макимально приближена именно к принципиальной схеме. Отсюда вывод - чтобы получить масимально эффективную топологию внутри ПЛИС надо описывать логику в формате, максимально приближенном к формату топологии, а это либо AHDL, либо схемный редактор (речь идет о ПЛИС фирмы Altera).
Плохо только, что наиболее эффективные инструменты для Alter-ы более никуда не портируются. Вот для таких целей удобнее VHDL.

Цитата:

---

Сообщение от KingOfEvil

VHDL/VERILOG модут давать даже худшие результаты, чем AHDL, т.к. синтез идет не напрямую, а через задницу.

---

Это понимать так, что AHDL никогда не даст результатов хуже других HDL? "Ну и где эти евреи?" (с)

Цитата:

---

Сообщение от icebear

Это понимать так, что AHDL никогда не даст результатов хуже других HDL?

---

Это надо понимать, что AHDL _может_ давать (т.е. может и не давать) лучшие результаты, чем VHDL/Verilog. Все зависит от того, насколько грамотно сделан проект. Слово 'никогда' там не фигурировало.

Цитата:

---

Сообщение от icebear

"Ну и где эти евреи?" (с)

---

не понял

Цитата:

---

Сообщение от KingOfEvil

Это надо понимать, что AHDL _может_ давать (т.е. может и не давать) лучшие результаты, чем VHDL/Verilog.

---

Только вот AHDL это все таки схемный ввод в тексте - на нем описывают как я хочу получить результат, а на Verilog/VHDL -что я хочю получить врезультате , и так как все плисы стоятся на табличках термов + мультики+тригеры (к тому же у разных семейст а темболее производителей оно по разному организовано) то у Verilog/VHDL больще простора для оптимизации и лучшая комбинаторика. Напиши реверсивный сдвиговый регитр который сдвигает по обоим препадам клока на AHDL пока напишеш чекнешся (ну по крайней мере прийдется не в совсем удобном ключе писать), на Verilog/VHDL это пишется и интуитивно просто читается и результат(синтезированый) у Verilog/VHDL будет как минимум не хуже чем у AHDL.

Короче это холиварство всё, типа ASM vs C/C++, завязую :)

Цитата:

---

Сообщение от KingOfEvil

Это надо понимать, что AHDL _может_ давать (т.е. может и не давать) лучшие результаты, чем VHDL/Verilog. Все зависит от того, насколько грамотно сделан проект. Слово 'никогда' там не фигурировало.

---

Ага, т.е. любой другой HDL может или не может давать результат лучше AHDL? Полный паритет вобщем, а то из твоих предыдущих слов исходило, что AHDL - панацея. Тока вот в VHDL/Verilog можно думать мыслями, а не вентелями :)

Цитата:

---

Сообщение от KingOfEvil

не понял

---

Где теперь этот AHDL? В Альтере на него похоже совсем забили.

Цитата:

---

Сообщение от icebear

Ага, т.е. любой другой HDL может или не может давать результат лучше AHDL? Полный паритет вобщем, а то из твоих предыдущих слов исходило, что AHDL - панацея. Тока вот в VHDL/Verilog можно думать мыслями, а не вентелями :)

---

Надо думать головой. AHDL действительно ближе всего именно к топологии ПЛИС. Я не говорил, что это панацея, я сказал, что при грамотном его использовании можно получать лучшие результаты.

Цитата:

---

Сообщение от icebear

Где теперь этот AHDL? В Альтере на него похоже совсем забили.

---

У вас в буржуяндии считается хорошим тоном писать на том языке, который негласно приняли за стандарт. А я предпочитаю руководствоваться здравым смыслом.

Цитата:

---

Сообщение от KingOfEvil

Надо думать головой.

---

Я в неё ем только.

Цитата:

---

Сообщение от KingOfEvil

AHDL действительно ближе всего именно к топологии ПЛИС. Я не говорил, что это панацея, я сказал, что при грамотном его использовании можно получать лучшие результаты.

---

Ты говорил, что "VHDL/VERILOG модут давать даже худшие результаты, чем AHDL, т.к. синтез идет не напрямую, а через задницу. " Откуда такие данные, как идёт синтез? Ты умнее тысяч индусов из Altera/Xilinx/Latice, пишущих синтезаторы? И опять же, где теперь этот AHDL?

Цитата:

---

Сообщение от KingOfEvil

У вас в буржуяндии считается хорошим тоном писать на том языке, который негласно приняли за стандарт. А я предпочитаю руководствоваться здравым смыслом.

---

Пацтулом. У "нас в буржуяндии" считается хорошим тоном не тратить время на всякую фигню, когда можно сделать быстрее и удобнее. Современные синтезаторы знаешь ли не тупые, разгребут, да ещё и по ушам надают кучей warning'ов, что так делать нельзя (во всяком случае ISE меня учит постоянно, и что самое обидное - он прав :D).

Цитата:

---

Сообщение от icebear

Я в неё ем только.

---

заметно