Вид для печати
Аудиокниги:Цитата:
Сообщение от Hunta
- долго, читать не порядок быстрее
- невозможно нормально управлять потоком поступающих данных, аудио в лучшем случае на главы разбито
- вероятно, можно слушать в машине, но тут лучше материал подкреплять практикой по ходу получения информации
- итого эффективность и легкость такого обучения сомнительная. Худлит так слушать можно, а учить сложные вещи - ну пропедевтика разве что.
там от xilinx столько же сколько от altera. и вообще там картинки и на русском говорят.Цитата:
Сообщение от Hunta
где-то было (аналогичное ) чтиво в pdf - могу не спеша поискать.
А при чем здесь синхронность/асинхронность дизайна? Прикинь, в Wishbone операция тоже начинается когда wb_cyc прилетит. Назовем Wishbone тоже асинхронной, да?Цитата:
Сообщение от Hunta
OK, подытоживая, что мы выяснили:Цитата:
Сообщение от Hunta
- тактовый домен в твоем проекте на практике один (в части шины точно)
- шина самобытная, но синхронная (привязано к общему тактированию, а не фронтам сигналов шины), и клок там вполне передается
- насколько твои модули поддерживают независимое тактирование - непонятно. Не интересно? Ладно.
Анализ в Vivado как бы намекаетЦитата:
Сообщение от AlexG
Вы хоть чуток посмотрели ? Там общая теория.Цитата:
Сообщение от Hunta
ПС: грубо гусары грубо - нежнее надо...
В простых системах оно по-другому не бывает. Для стандартных шин понаписаны всякие бриджи которые могут сопрягать два сегмента с разным тактированием, но оно сложное, долго синтезируется, жрет ресурсы и добавляет лейтенси. Надо очень веские основания чтобы разнести сегменты шины в разные тактовые домены. Иногда оно может быть оправдано, если там поддерживаются нормально burst и длинная буферизация транзакций внутри моста, но это не наш случай.Цитата:
Сообщение от yu.zxpk
Как не наш случай? А SDRAM/DDR3 c burst-ом? Подгонять систему (cpu11) под частоту, кратную клоку DDR3 на дешевой китайской борде с fpga?
Да, клок памяти делать кратным системному.Цитата:
Сообщение от yu.zxpk
Вот смотри как x86 современные построены:
- есть ядро с какой-то частотой
- есть кеш L1, обычно работаает на частоте ядра. Доступ к нему несколько тактов (единицы-до десятка). Его можно сделать работающим на другой частоте, типа ядро 3ГГц, кеш 4ГГц, но дополнительная лейтенси в одном направлении будет 2 минимум такта более быстрой частоты, и один такт более медленной (ЕМНИП). То есть 20-50% к лейтенси кеша L1 докинем, не катит. А удвоить частоту кеша и сделать ее 6ГГц - технология не разрешает
- есть кеш L2, тоже обычно на частоте ядра, ну или на половине, как повезет
- кеш L3 - тоже стараюься синхронно с ядром
А вот контроллер памяти.... Он много кого обслуживает и лейтенси там десятки наносекунд. И транзакции он не только от ядра принимает, и большую выгоду от их реордеринга, интерливинга и предикции может предоставить. Поэтому частоту контроллера памяти и собственно памяти можно отвязать в отдельный домен, и вжарить его на максимум возможного, лейтенси 3-5 процентов тут уже никого не парит и обмены идут пакетами. Мы такой контроллер памяти не родим, да не нужен он нам особо. Поэтому да, в простой системе частоту памяти проще сделать кратной системной.
Update: да, кстати, новые амдишные "Рязани" очень любят когда память работает синхронно с ядром, именно потому что лейтенси получше в этом случае.
Посмотрел сегодня под микроскопом TVGA9000C, вывод - нет, с существующей оптикой отреверсить нереально, два слоя металлизации, нормы менее микрона, хоть оно и сделано на базе библиотеки, но понять что и где - никак, увы. У меня есть подозрение что это новодел, если открыть старый чип начала 90х, то может быть чуть полегче.
А что там с чипами 1515 ждущими кислотку?