Цифровая археология: 1801 и все-все-все

[Hunta]

Мне непонятно почему требование сопряжения с внешней QBus приводит к появлению асинхронной шины внутри ПЛИС

Ещё раз. У нас немного разные понятия асинхронности. У меня асинхронность (с прицелом на QBus) - nо, что по шине НЕ передаётся клоковый сигнал

UART было бы неплохо увидеть с такой шиной

Вот прям щас не могу - именно с ним и вожусь. Точнее, с частью, которая отвечает за интерфейс с шиной. Вторая часть - собственно приёмо-передатчк (не мой, но сильно перепиленный мною)

- - - Добавлено - - -

Но что в принципе ещё можешь сделать, если есть желание и время - возьми авторский вариант проекта PDP2011 и посмотри в нём - ну хотя бы тот же KL11

[Vslav]

Ещё раз. У нас немного разные понятия асинхронности. У меня асинхронность (с прицелом на QBus) - nо, что по шине НЕ передаётся клоковый сигнал

И это принципиальный момент. На Q-Bus (да и на любой другой шине) есть мастер и ведомый. Если они тактируются по-разному, то надо бороться с метастабильностью, что влечет распухание кода, растрату ресурсов и снижение быстродействия. По-другому не бывает. Поэтому тут варианты - или ты это еще не увидел (модуля чтобы показать у тебя нет, значит весь путь не пройден) или этого у тебя нет архитектурно, тактовая одинаковая и мы говорим об одном и том же, но по-разному.

[Hunta]

модуля чтобы показать у тебя нет, значит весь путь не пройден

Модуль у меня есть, но он не проходит тест прерывания - тест предполагает, что, при готовности передатчика), выставление разрешения прерывания сразу приводит к прерыванию (следующая инструкция не успевает выполниться), у меня сейчас успевает.

тактовая одинаковая

У проца тактовая 100 МГц, у памяти на BRAM 200 МГц, у KL11 - 50 МГц. Клоковый домен, по идее, у всех одинаковый - 400 МГц генерирует PLL, дальше она делится на 2 для получения 200, 100 и 50 МГц.

- - - Добавлено - - -

Ну и если ты смотрел мою тему по FPGA, то должен знать, что сейчас проект доведён до состояния, что грузятся с RK XXDP (проходят два теста из трёх для PDP-11/34, тест памяти - 248 кб, тест ДП для PDP-11/34), RT-11 (SJ и XM, нормально работает VM и VRUN)

[Vslav]

Модуль у меня есть, но он не проходит тест прерывания

Ну чего ты как студент, мы говорим о принципиальном архитектурном вопросе - какая должна быть шина у библиотечного IP-модуля, а ты мне про тест прерываний и XXDP рассказываешь . Хотелось бы увидеть ПОЛНЫЙ внешний интерфейс твоего модуля, то что у тебя в entity port() записано, возможно позже кусок architecture, а тест прерываний ты и сам отлично поборешь, чего о нем говорить?

Подытоживая,
ты утверждаешь что сделан какой-то аналог Q-bus, ну понятно, двунаправленный, без 3-их состояний, и при этом без клока, и при этом утверждается что все норм, учебники говорят непонятную ерунду, синхронные шины никому не нужны, и у тебя отличное независимое тактирование для каждого модуля. Теперь выясняется что есть частота у тебя базовая (и PLL в проекте только одна, верно?) и все остальные частоты кратные производные от нее. И модули внутри не используют фронты сигналов с шин напрямую. Тогда это просто один тактовый домен, и ВСЕ модули твоего дизайна на самом деле находятся в ОДНОМ домене. Cигнал clk_xxx: in на входе каждого модуля ты не соотнес с работой с шины, он же где-то там отдельно. И на грабли метастабильности ты просто еще не наступил . Пока повезло, это как написать большой кусок софта и не прогнать его на big-endian архитектуре. На x86 работает, а на Power9 - оно неважно, никто не узнает . Ну это я так полагаю с твоих слов, возможно я чего-то не так понял, покажешь дизайн - будет яснее.

[Hunta]

Описание корзины и описание одного из входных набора сигналов. Остальные принципиально не отличаются.

entity ChasisM is
  port
  (
      FromPDP11ToSlot     : in  typeFromBus
    ; FromSlotToPDP11     : out typeToBus

    ; FromBusToSlot       : out arrtypeFromBus
    ; FromSlotToBus       : in  arrtypeToBus

    ; FromSlotToMemory    : out typeFromBusMaster
    ; FromMemoryToSlot    : in  typeToBusMaster

    ; FromBusMasterToSlot : in  arrtypeFromBusMaster := zeroFromBusMaster
    ; FromSlotToBusMaster : out arrtypeToBusMaster
  );
end ChasisM;


  type typeFromBus is record

    Reset     : boolean;

    Addr      : typePDP11Addr13;
    Common    : typeFromBusCommon;
    Interrupt : typeFromBusInterrupt;

  end record typeFromBus;

  type typeFromBusCommon is record

    isBusCycle   : boolean;

    isPutData    : boolean;
    isByteAccess : boolean;

    Data         : typePDP11Word;

  end record typeFromBusCommon;

  type typeFromBusInterrupt is record

    isInterrupt4Acknowledged : boolean;
    isInterrupt5Acknowledged : boolean;
    isInterrupt6Acknowledged : boolean;
    isInterrupt7Acknowledged : boolean;

  end record typeFromBusInterrupt;

  type arrtypeFromBus   is array (natural range <>) of typeFromBus;

- - - Добавлено - - -

Описание последовательного порта

entity KL11 is
  generic
  (
      UartClockFrequency : integer := 24000000 -- set system clock frequency in Hz
    ; UartBaudRate       : integer := 115200   -- baud rate value
    ; UartParityBit      : string  := "none"   -- legal values: "none", "even", "odd", "mark", "space"
    ; BaseAddr           : typePDP11Addr13
    ; BaseVec            : typePDP11Vec
  );
  port
  (
      busClock  : in  std_logic

    ; FromBus   : in  typeFromBus
    ; ToBus     : out typeToBus

    ; UartClock : in  std_logic
    ; RXin      : in  std_logic
    ; TXout     : out std_logic
  );
end KL11;

- - - Добавлено - - -

Собранная корзина

  XUChasis0: ChasisM
    port map
    (
        FromPDP11ToSlot        => xuPDP11_20_IOPBus.FromBus
      , FromSlotToPDP11        => xuPDP11_20_IOPBus.ToBus

      , FromBusToSlot(0)       => xuSysRegs0.FromBus
      , FromSlotToBus(0)       => xuSysRegs0.ToBus

      , FromBusToSlot(1)       => xuRom0.FromBus
      , FromSlotToBus(1)       => xuRom0.ToBus

      , FromBusToSlot(2)       => xuRom1.FromBus
      , FromSlotToBus(2)       => xuRom1.ToBus

      , FromBusToSlot(3)       => Uart0.FromBus
      , FromSlotToBus(3)       => Uart0.ToBus

      , FromBusToSlot(4)       => KW11L0.FromBus
      , FromSlotToBus(4)       => KW11L0.ToBus  

      , FromBusToSlot(5)       => RK0.FromBus
      , FromSlotToBus(5)       => RK0.ToBus

      , FromBusToSlot(6)       => SwitchesDisplay0.FromBus
      , FromSlotToBus(6)       => SwitchesDisplay0.ToBus

      , FromSlotToMemory       => xuMemory0.ToMemory
      , FromMemoryToSlot       => xuMemory0.FromMemory

      , FromBusMasterToSlot(0) => xuPDP11_20_MemoryBus.FromBusMaster
      , FromSlotToBusMaster(0) => xuPDP11_20_MemoryBus.ToBusMaster

      , FromBusMasterToSlot(1) => RK0BusMaster22.FromBusMaster
      , FromSlotToBusMaster(1) => RK0BusMaster22.ToBusMaster
    );

- - - Добавлено - - -

синхронные шины никому не нужны

Ещё раз. У нас разные понятия синхронной шины, как выяснилось.

[AlexG]

для тех кто ленится читать и любит аудиокниги...

[Advertiser]

[Hunta]

У меня нет ничего от Xilinx и я не люблю аудио книги

[Vslav]

Описание корзины и описание одного из входных набора сигналов.

Понятно, мультиплексоры данных, адресов и ряда дополнительных сигналов. Тактовые у тебя тут не описаны, но это не значит что их нет, и твое заявление по сути обескураживает:

У меня асинхронность (с прицелом на QBus) - nо, что по шине НЕ передаётся клоковый сигнал

Тактирование всегда есть, просто оно в "шасси" не включено, "Ты суслика видишь? И я - нет. А он - есть!" (c)

entity KL11 is
...
  port
  (
      busClock  : in  std_logic

О как. И даже называется busClock. "А как дысал, как дысал" (c) - "НЕ передаётся клоковый сигнал"

    ; UartClock : in  std_logic

На UartClock что подается? 24МHz как бы из 400 не особо получаются?
Говоришь, библиотечные модули с независимым тактированием? А если завести два модуля UART, подключить к одной шине в рамках одного шасси, да подать busClock от разных генераторов, с разными частотами и дрейфующими фазами, то чего будет?
Для полноты надо бы посмотреть как там шина внутри KL11 обрабатывается, запись в регистр какой, но подозреваю что таки завязано на busClock. Если это так, то в твоем проекте я вижу вполне синхронную шину, изобретенную в виде велосипеда и сопровождающуюся отрицанием этого изобретения

[yu.zxpk]

Сходил на https://pdp2011.sytse.net/, выкачал pdp11-20201122.tar.gz, посмотрел на `xu.vhd` -- где описание портов компонентов и их включение друг в друга.
Там таки один клок домен (передается сигнал clk во все модули).
Там несколько шин (localbus -- доступ к памяти?, localunibus -- периферия?)
Надо "курить" исходники, чтоб понять топологию: что во что и как включено.

[Hunta]

Кстати, уточнение. Как то я не сразу подумал. Клоковый домен (пока) у меня по сути один - ибо нужные мне частоты получаются от базового клока делением его на два. Но разные модули используют разные частоты.

Очевидно, эту фразу ты не видел.

Я под асинхронностью понимаю то, что операция начинается, когда прилетает SYNC (да, его можно засинхронизировать на clock, который использует модуль - прилетевший НЕ с шины), а завершается, когда SYNC снимается (см про засинхронизировать).

И эту тоже.

Ок, пусть будет так.

- - - Добавлено - - -

Для полноты надо бы посмотреть

Только мне уже перестал этот разговор быть интересным.