Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

Цитата:

---

Сообщение от Titus

Не надо забывать, что чтобы что-то записать или прочитать, нам надо получить ближайший свободный слот памяти. Установился SYNC, и мы уже можем забронировать ближайший слот, который, может быть наступит в следующем такте. Тогда как если мы для бронирования слота будем ждать DIN или DOUT, этот слот убежит, и придется ждать следующий.

---

По поводу бронирования я говорил про чтение по DIN, там нет никаких препятствий. Повторю ещё раз - получили адрес, узнали, что будет чтение, и при следующем разрешении арбитра PSC взяли, да считали слово с ОЗУ в буферный регистр, а потом, как придёт DIN, выставили этот буферный регистр на шину вместе с ответом RPLY.
Теперь по поводу записи. Ну получили мы по PSC разрешение работы с памятью, а у нас ни данных, ни DOUT. А ведь разрешение держится только 320 нс, за это время надо дать часть адреса по RAS в первые 160 нс, а за следующие 160 вторую часть адреса по CAS, да и выставить данные с сигналом WE. Т.к. адрес известен в фазе выдачи адреса, то его можно начать выдавать по RAS, а вот если данные с DOUT не успеют подбежать ко второй части, то что записывать будем, или холостое чтение сделаем?

Цитата:

---

Сообщение от Alex_K

Теперь по поводу записи. Ну получили мы по PSC разрешение работы с памятью, а у нас ни данных, ни DOUT.

---

Согласен. Да, бронирование хорошо только для DIN.

1515ХМ2-003-Optimized - rev 27

• проверяя RS-триггеры, нашел один с инверсными входами, который при оптимизации потярял правильный приоритет выходов. Исправил. K39 в цепи контроллера прерываний.

Почему такое произошло - у стандартного RS-триггера, R имеет приоритет на прямом выходе, а S имеет приоритет на инверсном выходе. У RS-триггера с инверсными входами (которые также используются в наших БМК), R имеет приоритет на инверсном выходе, а S на прямом. Т.е. все наоборот. K39 был инверсновходовый, и при оптимизации потерял правильный приоритет выходов.

Цитата:

---

Сообщение от Titus

Запись не происходит сразу по DOUT. Сначала контроллер памяти занимает свободный слот памяти, затем выдает на шину адреса строки и столбца, и уже затем записывает или читает данные.

---

Так никто не мешает начинать эти адресные дела по SYNC'у, т.е. получив адрес. А к тому времени прилетит DIN или DOUT и станет ясно, что надо делать - читать или писать. И предварительное знание того, кто именно из них прилетит, ничем особо не поможет.

И вообще, использовать динамическую память для клона УКНЦ, в котором все ХМ-ки и ВП-шки прошиты в FPGA имеет смысл только дл того, чтобы убедиться, что все распознано и перенесено на FPGA правильно. Рабочий проект, безусловно, надо будет делать из расчета на статическую. память - те ее объемы, которые нужны УКНЦ, легкодоступны и стоят копейки.

Цитата:

---

Сообщение от AFZ

Так никто не мешает начинать эти адресные дела по SYNC'у, т.е. получив адрес. А к тому времени прилетит DIN или DOUT и станет ясно, что надо делать - читать или писать. И предварительное знание того, кто именно из них прилетит, ничем особо не поможет.

---

По этому поводу правильно написал Alex_K.
Время прихода DIN после SYNC короткое (1 такт). Предсказывается чтение, занимается слот, и тут же этот слот используется.
Время прихода DOUT после SYNC очень долгое (5 тактов на диаграммах выложенных выше). Если забронировать слот по SYNC, а слот длится всего 4 такта, то этот слот скорее всего будет упущен.
Поэтому в ХМ2-003 и используется предсказание по SYNC только для DIN.

- - - Добавлено - - -

Цитата:

---

Сообщение от AFZ

И вообще, использовать динамическую память для клона УКНЦ, в котором все ХМ-ки и ВП-шки прошиты в FPGA имеет смысл только дл того, чтобы убедиться, что все распознано и перенесено на FPGA правильно. Рабочий проект, безусловно, надо будет делать из расчета на статическую. память - те ее объемы, которые нужны УКНЦ, легкодоступны и стоят копейки.

---

В принципе, можно использовать и статику. Но если хочется полной совместимости, чтобы работали глюки наложения чтения из ОЗУ на чтение из ПЗУ, глюки опережающего RPLY по ST, и т.д. - надо ставить динамику.

Цитата:

---

Сообщение от Titus

В принципе, можно использовать и статику. Но если хочется полной совместимости, чтобы работали глюки наложения чтения из ОЗУ на чтение из ПЗУ, глюки опережающего RPLY по ST, и т.д. - надо ставить динамику.

---

А вот по поводу так называемых глюков (я бы их так не назвал), то это не зависит от типа памяти, это особенность БМК и архитектуры. Собственно одно из основных отличий DRAM от SRAM - это необходимость регенерации, ну и в статике адрес передаётся за раз.

Цитата:

---

Сообщение от Alex_K

А вот по поводу так называемых глюков (я бы их так не назвал), то это не зависит от типа памяти, это особенность БМК и архитектуры.

---

Глюки, которые возникнут, если использовать динамику, и их не будет, если перейти на статику.
А если мы хотим получить абсолютно идентичный клон, то тогда нужно ставить динамику.

Цитата:

---

Сообщение от Titus

Глюки, которые возникнут, если использовать динамику, и их не будет, если перейти на статику.
А если мы хотим получить абсолютно идентичный клон, то тогда нужно ставить динамику.

---

А поконкретнее о каких глюках идёт речь. Ранее я писал, что это не глюки, а особенности архитектуры и БМК. По поводу наложения чтения в контроллере ПП в диапазоне адресов 0100000-0176777, то это особенность архитектуры. Единственно ОЗУ стоит на одной ноге и читается в два приёма, ПЗУ ответит быстрее. Также как и формированием ST и RPLY. В чём я соглашусь, это то что ОЗУ читается медленно, статика здесь прочтётся быстрее, но арбитр доступа всё равно останется, читать придётся в окне 320 нс. А абсолютно идентичный клон зачем? Ведь этих особенностей никто и ничто не использует.

Цитата:

---

Сообщение от Alex_K

А абсолютно идентичный клон зачем? Ведь этих особенностей никто и ничто не использует.

---

Я специально напишу тест, который будет это тестировать и крупными буквами писать - у вас несовместимый УКНЦ)

- - - Добавлено - - -

Цитата:

---

Сообщение от Alex_K

А поконкретнее о каких глюках идёт речь.

---

Я еще не проверял всех возможностей глюков опережающего RPLY по ST.

Цитата:

---

Сообщение от Titus

Я специально напишу тест, который будет это тестировать и крупными буквами писать - у вас несовместимый УКНЦ)

---

А вдруг результаты теста будут разные на разных УКНЦ?

Цитата:

---

Сообщение от Alex_K

А вдруг результаты теста будут разные на разных УКНЦ?

---

Это тоже надо предусмотреть. Для этого и изучается подробно структура чипов и схемотехника разных версий.

@Titus, в ХМ1-32 не могу найти сигнал PCLC. Только на картинках.

Основательно переработал оптимизацию XM2-001.
Постарался привести ее к формату более поздних реверсов, без паутины длинных линий в контроллере клавиатуры.
Также сделана прочая логическая оптимизация и всевозможные подписи с уточнениями.

Ошибок вроде бы не было, но @Ynicky лучше сравнить с предыдущей версией.

1515ХМ2-001-Optimized - rev 56.pdf

- - - Добавлено - - -

Цитата:

---

Сообщение от Ynicky

@Titus, в ХМ1-32 не могу найти сигнал PCLC. Только на картинках.

---

А в схеме его и нет. Это Pixel Clock из ХМ1-136 для ориентира.

Моделирую запись в системную память ПП (8ми разрядная, DS5-DS12 по схеме @Mick-а).
При зацикливании записи байта в память, запись предваряется чтением слова.
https://pic.maxiol.com/thumbs2/15979...teo0010043.jpg
При зацикливании записи слова в память, такого не наблюдается.
https://pic.maxiol.com/thumbs2/15979...rdo0010043.jpg
Это у меня косяк или так и должно быть?

Цитата:

---

Сообщение от Ynicky

При зацикливании записи байта в память, запись предваряется чтением слова.

---

Цитата:

---

Сообщение от Ynicky

При зацикливании записи слова в память, такого не наблюдается.

---

Цитата:

---

Сообщение от Ynicky

Это у меня косяк или так и должно быть?

---

Это особенности процессора 1801/1806ВМ2. При записи байта перед этим читается слово. Команды MOVB, CLRB, MFPS.
Вроде бы такое было и у некоторых процессоров DEC.

Цитата:

---

Сообщение от Alex_K

Это особенности процессора 1801/1806ВМ2. При записи байта перед этим читается слово. Команды MOVB, CLRB, MFPS.
Вроде бы такое было и у некоторых процессоров DEC.

---

Мое предположение, что это могло быть сделано для того, чтобы поддержать запись в 16-разрядную память (которая не умеет писать байтами). Читается слово, изменяется байт, и пишется слово обратно.

Цитата:

---

Сообщение от Titus

Мое предположение, что это могло быть сделано для того, чтобы поддержать запись в 16-разрядную память (которая не умеет писать байтами). Читается слово, изменяется байт, и пишется слово обратно.

---

Увы! При байтовой записи в неиспользуемом байте выставляются нули. Это подтвердили тесты на реальной УКНЦ при записи в регистры внешних устройств, которые не отрабатывают сигнал WTBT.

Цитата:

---

Сообщение от Alex_K

Увы! При байтовой записи в неиспользуемом байте выставляются нули.

---

Ну и как бы это штатное (и описанное) поведение процов PDP-11.

Цитата:

---

Сообщение от Alex_K

Увы! При байтовой записи в неиспользуемом байте выставляются нули. Это подтвердили тесты на реальной УКНЦ при записи в регистры внешних устройств, которые не отрабатывают сигнал WTBT.

---

Тогда феномен байтовой записи непонятен. Не могли же, если это ошибка, допустить ее в нескольких процессорах сразу. Видимо, был умысел какой-то.

Цитата:

---

Сообщение от Titus

Тогда феномен байтовой записи непонятен. Не могли же, если это ошибка, допустить ее в нескольких процессорах сразу. Видимо, был умысел какой-то.

---

Микрокод проще с таким подходом:
memb = func(memb) для одноадресных типа inc/dec/сдвиги, поэтому memb всегда читается, включая clrb. Единственное исключение - подавление записи для tstb. Аналогично с двухадресным movb

Микрокод-то проще, но шина загружена лишним чтением, что на ВМ1 было ещё терпимо, а на ВМ2 уже изрядная печалька :(
Байтовая работа с памятью - тормоза ...

@Titus, в ХМ1-032 при чтении системного ОЗУ данные в регистры REG_MEM_LOW и REG_MEM_HIGH не записываются по положительным фронтам сигналов WRITE_MEM_LOW и WRITE_MEM_HIGH, так как эти фронты приходят до рабочего фронта CAS с записью старшей части адреса. У тебя в схеме рабочий фронт записи в эти регистры не указан. Я сделал по отрицательному фронту, это правильно? А вообще, если рабочий фронт у триггеров и регистров не указан, я делаю по положительному.

Цитата:

---

Сообщение от Ynicky

А вообще, если рабочий фронт у триггеров и регистров не указан, я делаю по положительному.

---

Ну ты даешь) Если фронт не указан, значит запись идет по УРОВНЮ, а не по фронту.

Тебе придется переделать все реверсы, т.к. там половина регистров с записью по уровню, а не по фронтам, и менять это нельзя.

Переписал, а за одно перепроверил остальное. Кое что подправил. Проверяю дальше.

Цитата:

---

Сообщение от Ynicky

Переписал, а за одно перепроверил остальное. Кое что подправил. Проверяю дальше.

---

Того и гляди мы увидим первую реплику УКНЦ на ФПГА. А это сложнее, чем даже Союз-Неон, т.к. в последнем не было заказных чипов.

Промоделировал вертикальный счетчик в 136й. Работает правильно. Только кадровые синхроимпульсы VSYNN для четного и нечетного полей одинаковые, если, конечно, я все правильно описал. Нет сдвига на пол строки, как по ГОСТу.

Цитата:

---

Сообщение от Ynicky

Только кадровые синхроимпульсы VSYNN для четного и нечетного полей одинаковые, если, конечно, я все правильно описал. Нет сдвига на пол строки, как по ГОСТу.

---

Так на УКНЦ на двух полукадрах не 625 строк, а только 624. Из-за этого между двумя импульсами EVNT не 20000 мкс, а только 19968 мкс. Т.е. чуточку побыстрее 50 Гц. За час будет спешить около 6 сек, а за сутки 2 мин 18 сек.

Цитата:

---

Сообщение от Ynicky

Промоделировал вертикальный счетчик в 136й. Работает правильно. Только кадровые синхроимпульсы VSYNN для четного и нечетного полей одинаковые, если, конечно, я все правильно описал. Нет сдвига на пол строки, как по ГОСТу.

---

Оба поля одинаковые. Так же как и у 99% компьютеров 80-х годов. Единственная машинка, которую я знаю, с интерлейсом для некоторых режимов - это Amiga.

Посмотрел потранзисторную схему ВМ2, которую нарисовал многоуважаемый @Vslav.

Хочется выразить ему огромную благодарность за столь кропотливый труд. Нарисовать более 10000 транзисторов - это надо иметь нереальную усидчивость) Возникло несколько вопросов:

1. Чем отличается Verilog-версия сделанная один в один по транзисторной схеме (асинхронная, как ты ее называешь) от модифицированной синхронной?
2. Как ты составлял Verilog-описание (я в этом чайник), описывал каждый транзистор, потом оптимизировал, либо же смотрел на целый блок и описывал его сразу?
3. И для меня непонятно, как можно было оставить транзисторную схему, и не сделать по ней логическую. Транзисторная - это, конечно, оригинал и эталон, но пользоваться ей невозможно не переведя в логический вид.

Еще вопрос к @Vslav:

Не нравится мне схема сравнения PC1 и RA.
А именно транзистор T6636, и вокруг него.

1. Если сигнал ACMP_EN = 0, то T6636 открыт, и T6661 открыт. Все штатно.
2. Если сигнал ACMP_EN = 1, то T6636 закрыт, а линия ADR_EQ может притягиваться только к земле через одну или несколько линий сравнения. Таким образом, если ADR_RQ не притянута к земле (PC1 = RA), то вход T6661 окажется в воздухе, т.к. нечему притянуть его к плюсу. Может ты где-то ошибся?

Цитата:

---

Сообщение от Titus

1. Чем отличается Verilog-версия сделанная один в один по транзисторной схеме (асинхронная, как ты ее называешь) от модифицированной синхронной?

---

Отсутствием латчей - вся логика переделана на флип-флопы, а также уменьшено число внутренних фаз с четырех до двух (в моделях для ВМ2). Фазы были нужны для повышения быстродействия физического кристалла, в модели оно особой роли не играет, более того - вредно для синхронной платформы. Теоретически синхронную модель уже можно запихнуть в FPGA (например в проекте БК-0011М для Мистера взяли синхронную модель ВМ1 и, хотя она изначально не предназначалась для реального использования, нормально там работает), но оно выходит не очень оптимально по ресурсам и частоте.

Цитата:

---

Сообщение от Titus

2. Как ты составлял Verilog-описание (я в этом чайник), описывал каждый транзистор, потом оптимизировал, либо же смотрел на целый блок и описывал его сразу?

---

Смотрел на целый блок сразу. Схемотехника n-MOS несложная, после того как сгруппированы транзисторы и нарисован блок - функция понятна. Именно поэтому я не вижу смысла тратить время на перерисовывание в логических компонентах - нет added value, и пропадает автоматическая сверка с топологией - легко налажать и внести ошибки. В моих реверсах я могу мгновенно автоматически сравнить схему с топологией, поэтому у меня вообще не болит голова об ошибках, когда рисую схему - я знаю что при сверке их обязательно увижу и поправлю. Не все любят делать "закат солнца вручную" как ты в реверсах 1515 :)
Мои схемы всегда строго соответствуют топологии. Да, в топологии может быть ошибка - пропущен, скажем, транзистор на фотографии, но логика потом это выявляет (очень хороший пример был в LSI-11). Так что вероятность ошибки собственно реверса небольшая, чаще бывает лажа при переходе в синхрон и потом в оптимизации под FPGA, но именно для этого кейса сохраняется оригинальная модель, в ней обычно ошибок нет (хорошая иллюстрация с последними пофикшенными багами ВМ2) и можно использовать как эталон для отладки.

Цитата:

---

Сообщение от Titus

3. И для меня непонятно, как можно было оставить транзисторную схему, и не сделать по ней логическую. Транзисторная - это, конечно, оригинал и эталон, но пользоваться ей невозможно не переведя в логический вид.

---

Ну... Верилог же написан? И даже работает. Значит - пользоваться можно :)

- - - Добавлено - - -

Цитата:

---

Сообщение от Titus

Еще вопрос к @Vslav:

Не нравится мне схема сравнения PC1 и RA.

---

А вот это как раз тот самый случай когда транзисторная схема демонстрирует схемотехническую особенность.
ADR_EQ - это здоровенный И-НЕ с кучей транзисторов и должен работать быстро. Поэтому в подтяжку поставили не просто depletion load, а специальный транзистор T6636 - он успевает быстро зарядить всю эту относительно большую емкость цепи ADR_EQ. Я думаю там в нем еще и некоторое легирование канала есть - T6636 вероятнее всего дополнительно обеспечивает слабенький pull-up для ADR_EQ. Легирование мы на фотографии не увидим, но логика работы всего этого блока понятна и так - компаратор адреса. ACMP_EN обычно сидит в нуле, ADR_EQ - высокий, T6636 открыт, емкость цепи заряжена. При сравнении адреса - ACMP_EN переходит в высокий, T6636 закрыт (возможен слабенький pull-up) и ADR_EQ уже может разрядится в ноль каким-либо разрядом компаратора. ACMP_EN еще и подфильтровывает эти разряды - чтобы срабатывало именно в определенный момент, когда все переходные процессы в XOR-aх завершились.

Цитата:

---

Сообщение от Vslav

Отсутствием латчей - вся логика переделана на флип-флопы,

---

Под латчами ты поздразумеваешь RS-триггеры, а под флип-флопами D-триггеры?

- - - Добавлено - - -

Цитата:

---

Сообщение от Vslav

а также уменьшено число внутренних фаз с четырех до двух (в моделях для ВМ2)

---

Уменьшение фаз - это отказ от инверсных версий фаз?

- - - Добавлено - - -

Цитата:

---

Сообщение от Vslav

Ну... Верилог же написан? И даже работает. Значит - пользоваться можно

---

Можно пользоваться для создания FPGA-модели, но сложно, если хочется создать программную модель. Ибо, для этого надо видеть логическую схему.

- - - Добавлено - - -

Цитата:

---

Сообщение от Vslav

При сравнении адреса - ACMP_EN переходит в высокий, T6636 закрыт (возможен слабенький pull-up) и ADR_EQ уже может разрядится в ноль каким-либо разрядом компаратора.

---

Т.е. ты хочешь сказать, что это у нас получается уже не статическая схема, а динамическая.
Т.к. если ACMP_EN продержится достаточно долго, то цепь разрядится, и мы получим глюк.

Цитата:

---

Сообщение от Titus

Под латчами ты поздразумеваешь RS-триггеры, а под флип-флопами D-триггеры?

---

Латч - триггер запоминающий значение D входа по уровню на С входе (типа ИР22).
Флип-флоп - триггер запоминающий значение D входа по фронту на C входе (типа ИР23)

Цитата:

---

Сообщение от Titus

Уменьшение фаз - это отказ от инверсных версий фаз?

---

Отказ от f2 и инверсии f2. f2 - это сдвинутая на 90 градусов f1.

Цитата:

---

Сообщение от Titus

Можно пользоваться для создания FPGA-модели, но сложно, если хочется создать программную модель. Ибо, для этого надо видеть логическую схему.

---

Мм.. Для создания верилог-модели тоже надо видеть логическую схему, и она в транзисторах вполне видна, надо просто попрактиковаться :)

Цитата:

---

Сообщение от Titus

Т.е. ты хочешь сказать, что это у нас получается уже не статическая схема, а динамическая.
Т.к. если ACMP_EN продержится достаточно долго, то цепь разрядится, и мы получим глюк.

---

ACMP_EN формируется импульсами, он максимум может длиться такт внешней частоты. Вот если ее остановить, то возможна проблема, да. К чему приведет ложный низкий уровень? Это значит адрес не совпадает, перечитывать предвыборку команды не надо. Останов тактирования на самомодифицирующемся коде - редкость, думаю никто не тестировал. И мы не знаем легирование T6636, если он со встроенным каналом и создает слабый pull-up, то никакого разряда не будет, все будет работать корректно.

Цитата:

---

Сообщение от Vslav

Останов тактированя на самомодифицирующемся коде - редкость, думаю никто не тестировал.

---

Во всяком случае в УКНЦ останова тактирования не предусмотрена, а стало быть беспокоиться об этом не нужно.

- - - Добавлено - - -

Цитата:

---

Сообщение от Vslav

Мм.. Для создания верилог-модели тоже надо видеть логическую схему, и она в транзисторах вполне видна, надо просто попрактиковаться

---

В транзисторах я ее вижу, но это гораздо менее удобно.
Это все равно, как видеть нитки под микроскопом, и понимать, что из них соткан ковер и конкретный узор на ковре (потранзисторная схема). И видеть ковер целиком с каждым обособленным узором (логическая схема).

- - - Добавлено - - -

Цитата:

---

Сообщение от Vslav

Латч - триггер запоминающий значение D входа по уровню на С входе (типа ИР22).
Флип-флоп - триггер запоминающий значение D входа по фронту на C входе (типа ИР23)

---

Понял, латчем ты называешь триггер, записываемый по уровню, а флип-флопом по фронту.

По хорошему flip-flop - это любой триггер, элемент с двумя стабильными состояниями. И latch - это синоним flip-flop.
https://en.wikipedia.org/wiki/Flip-flop_(electronics)


Иными словами, ты переделал триггеры работающие по уровню, на триггеры работающие по фронту. Вообще, стрёмная затея, так можно что-то испортить)

- - - Добавлено - - -

Не забыл ли ты соединить базу и исток у T1562 и у всех нижестоящих по схеме триггеров?

https://pic.maxiol.com/images2/15984...7898024.03.png

И еще вопрос по поводу PLM-ок внутри ВМ2.

Например в предекодере.

1. Что за земли с пометкой P и S?
2. Почему каждая линия адреса прямая и инверсная, и транзистор в ячейке PLM может стоять либо по прямой линии, либо по инверсной, либо вообще не стоять. Это что, троичная система получается? )

Цитата:

---

Сообщение от Titus

В транзисторах я ее вижу, но это гораздо менее удобно.

---

Вопрос привычки. Самый ценный ресурс - время, и под это был продуман и оптимизирован маршрут реверса. Выброшено все лишнее - типы транзисторов, информация о размерах, наработаны типовые расположения элементов, по обратной аннотации там целый ритуал, позволяющий манипулировать целыми группами транзисторов для однотипных ячеек (типа вот этого регистра микроадреса - схема для всех разрядов рисовалась одновременно), я там ролик выкладывал, но без подробных пояснений оно непонятно, и еще есть набор скриптов на перле, и даже изображение транзистора оптимизировано - чтобы пикад быстрее перерисовывал - все для сохранения времени. Если перевести время в деньги, то каждый отреверсенный процессор - это неплохой новый немецкий автомобиль. Привыкнуть понимать схему в транзисторах намного быстрее, чем заниматься не слишком интеллектуальным перерисовыванием с потерей автоматического контроля над ошибками (который в свою очередь позволяет не напрягаться и тоже экономит массу времени). Думаю, что если бы я таким перерисовыванием занялся, то у нас до сих пор и рабочего ВМ1 не было, о стоимости страшно даже подумать, не факт что я это себе позволил бы.

Цитата:

---

Сообщение от Titus

Понял, латчем ты называешь триггер, записываемый по уровню, а флип-флопом по фронту.

---

Это не я называю, это вполне устоявшаяся общераспространенная терминология.

Цитата:

---

Сообщение от Titus

По хорошему flip-flop - это любой триггер, элемент с двумя стабильными состояниями. И latch - это синоним flip-flop.

---

Нет, не синоним. В цифровой схемотехнике на сегодня latch подразумевает защелку по уровню, ff - защелку по фронту. По крайней мере, в тех книгах по HDL и цифровому дизайну что я читал используется такая терминология.

Цитата:

---

Сообщение от Titus

Иными словами, ты переделал триггеры работающие по уровню, на триггеры работающие по фронту. Вообще, стрёмная затея, так можно что-то испортить)

---

Это не затея, это необходимость - ты не сможешь надежно синтезировать латч в большинстве доступных семейств FPGA. Современные FPGA в большинстве своем - синхронные, содержат flip-flops, а с latch у них никак. Да, испортить можно легко, именно поэтому имеется оригинальная эталонная модель на латчах которая может быть только промоделирована, а когда пишется синхронная модель - то модификация происходит небольшими шагами и после каждого изменения прогоняется набор тестов и сравнивается время исполнения - что нигде не потерян или не добавлен такт.

Цитата:

---

Сообщение от Titus

Не забыл ли ты соединить базу и исток у T1562 и у всех нижестоящих по схеме триггеров?

---

Не забыл, если взять и подсветить - то будет видно что это одна цепь, просто пикад глюкнул и потерял точку junction на рисунке схемы, надо будет дорисовать.

Цитата:

---

Сообщение от Titus

И еще вопрос по поводу PLM-ок внутри ВМ2.

Например в предекодере.

1. Что за земли с пометкой P и S?
2. Почему каждая линия адреса прямая и инверсная, и транзистор в ячейке PLM может стоять либо по прямой линии, либо по инверсной, либо вообще не стоять. Это что, троичная система получается? )

---

ПЛМ использует каноническую конъюнктивную форму булевой функции нескольких переменных. Сначала вычисляются произведения входных переменных и их инверсий (P - products), а затем суммы произведений (SoP - sum of products), на выходе может быть опциональный инвертор результата. Соответственно, если в произведении нет транзистора - то переменная в данный продукт не входит ни в прямом ни в инверсном виде, если транзистор есть - то в умножении участвует или сама переменная или ее инверсия. Два транзистора не имеют практического смысла, так как x & ~x всегда ложно.

Земли P и S - это специальные цепи (ЕМНИП с именами GND-P и GND-S) подключаемые к "настоящей" земле через группы мощных транзисторов. Сделано для энергосбережения, n-MOS логика прожорливая, недостаточно просто остановить тактирование, а ПЛМ содержит заметную часть транзисторов процессора и нужна далеко не всегда - обычно ядро большую часть времени тупо ждет данные от медленной внешней шины. Поэтому землю ПЛМ можно отключить и оно не будет потреблять ток в простое.

Цитата:

---

Сообщение от Vslav

ПЛМ использует каноническую конъюнктивную форму булевой функции нескольких переменных. Сначала вычисляются произведения входных переменных и их инверсий (P - products), а затем суммы произведений (SoP - sum of products), на выходе может быть опциональный инвертор результата.

---

В общем, фактически мы имеем некое ПЗУ, на адресную шину которого мы подаем входные данные, а на выходе ответ. Только в отличие от ПЗУ реализация гораздо более компактная.

- - - Добавлено - - -

Нашел описание в зарубежной литературе Sum Of Product (SOP)

Цитата:

---

Сообщение от Vslav

Латч - триггер запоминающий значение D входа по уровню на С входе (типа ИР22).
Флип-флоп - триггер запоминающий значение D входа по фронту на C входе (типа ИР23)

---

сигналы на выходе регистров подобных ИР22 появляются раньше, чем у таких как ИР23 и за это время линии, которые стоят за регистрами могут успевать зарядиться, что, возможно, не будет успевать с регистрами как ИР23.

Цитата:

---

Сообщение от ra3qdp

сигналы на выходе регистров подобных ИР22 появляются раньше, чем у таких как ИР23 и за это время линии, которые стоят за регистрами могут успевать зарядиться, что, возможно, не будет успевать с регистрами как ИР23.

---

Дело не только в этом. Латч прозрачен для сигналов в течении активного уровня тактируемого сигнала, флип - нет. Лично я не представляю, как заменить одно на другое просто так. Надо переписывать и перепроверять всю логику. А в случае с процессором, который весьма сложен - это чревато подводными камнями отхода от совместимости. Тесты выявляют ошибки очень условно. Ошибки тактирования, или всякие ошибки, на которые тесты не рассчитаны, они не выявят.

Кстати, еще вопрос @Vslav'у, почему в FPGA сложно реализовать латчи? Ведь это простейшая пара 2И-НЕ, или 2ИЛИ-НЕ.
Или же в FPGA таких элементов нет, а есть только флипы?