Реверс-инжиниринг Z80

Цитата:

---

Сообщение от HardWareMan

Я херею с вас, дорогая редакция...

---

Могли бы хоть подсказать, кто в теме, что кто-то уже это делал и публиковал.

- - - Добавлено - - -

Если это Z84C00, значит он CMOS?

- - - Добавлено - - -

Судя по датам - 2023 год, это было сделано совсем недавно.

- - - Добавлено - - -

По ПЛИСам еще такой вопрос.

Как поступить в случае, когда какие-то триггеры тактируются фронтом не глобального CLK, а каким-то другим сигналом, например, T1 (им тактируется счетчик фаз M1, M2 и т.д.). Такое нормально?

- - - Добавлено - - -

Как правильно сделать, вот так:

Код:

---

always @(posedge T1) begin
...
end

---

Либо же во так:

Код:

---

always @(posedge clk) begin
if (T1 = 1) begin
...
end
end

---

Цитата:

---

Сообщение от Titus

Судя по датам - 2023 год, это было сделано совсем недавно.

---

Верно. Буквально осень 2023 - весна 2024. А модельки тестировались на экзорцисте. Там и М68К тоже свой, кстати. Хотя изначально брали сторонний.

- - - Добавлено - - -

Цитата:

---

Сообщение от Titus

Как правильно сделать, вот так:

Код:

---

always @(posedge T1) begin
...
end

---

Либо же во так:

Код:

---

always @(posedge clk) begin
if (T1 = 1) begin
...
end
end

---

---

Первый верный, будет чёткий posedge. А второй не верный, особенно, если CLK > T1 то условие будет стрелять несколько раз. Если CLK < T1 то вообще работать не будет. Так надо делать если ты пишешь общий дизайн, тактируемый повышенной частотой (например, 50МГц).

Цитата:

---

Сообщение от HardWareMan

Там и М68К тоже свой, кстати.

---

Вот это круто. Может и клон амиги сделают наконец)

- - - Добавлено - - -

Цитата:

---

Сообщение от HardWareMan

А второй не верный, особенно, если CLK > T1 то условие будет стрелять несколько раз.

---

Несколько раз не будет, потому что T1 синхронен с CLK и имеет длительность импульса равную ровно одному периоду CLK.

В идеальном дизайне будет только вот такое

always @(posedge clk)

и надо стремиться к такому виду...
пс: это если речь идёт о "работе" по фронтам сигнала-клока.

Цитата:

---

Сообщение от AlexG

и надо стремиться к такому виду...
пс: это если речь идёт о "работе" по фронтам сигнала-клока.

---

Но в моем случае, когда надо по фронтам T1 получить M1,2,3 - что лучше будет?

Для какого "куска" на схеме.pdf ?
ПС к сожалению смогу ответить не раньше воскресения..

Малость теории.
Пусть есть клок CLK и по его фронту некий тригер запоминает сигнал. По оному сигналу (выход триггера) формируется на логике некий сигнал фронт, которого "нам нужен" для формирования чего либо. И если вот это "что либо" должно появиться к следующему фронту CLK, то делаем однозначно так

always @(posedge clk) begin
if (T1 == 1) begin

А если "что либо" используется "через следующий" фронт, то применяется ClockEnable методика. по сути это "накрывашка" на нужный фронт тактовой, когда "T1" имеет актуальное значение.

always @(posedge clk) begin
if ((T1 == 1) & CE) begin

Цитата:

---

Сообщение от AlexG

Для какого "куска" на схеме.pdf ?

---

Вот для этого фрагмента (кстати, я его уже переписал на полностью синхронные триггеры):

https://pic.maxiol.com/images2/17262...997897951..png

RES_TCLK равна последнему такту в команде, например, T4. А Т4 синхронно с CLK и длится один период CLK.

|-----| - T4
|__|--| - CLK

RES_MCLK равна последнему циклу в команде, например M2, и тоже синхронна с CLK.

- - - Добавлено - - -

Проще на графике посмотреть:

https://pic.maxiol.com/images2/17262...997897951..png

Цитата:

---

Сообщение от Titus

Вот для этого фрагмента ...

---

Код:

---

always @(negedge CLK) begin
  if (RES_TCLK) begin
    M1 <= RES_MCLK;
    M2 <= U30_out;
    M3 <= U31_out;
  end
end

---

Цитата:

---

Сообщение от SegaBoy

always @(negedge CLK) begin

---

То есть все же лучше тактироваться по CLK, чем по выходу U263? Почему?

Цитата:

---

Сообщение от Titus

То есть все же лучше тактироваться по CLK, чем по выходу U263? Почему?

---

Это я предложил вариант (не уверен что лучший), где только один клок и работаем и по переднему, и по заднему фронту, при этом не увеличиваем тактовую. А сигналы тактирующие другие триггеры заменяем на аналоги CS и EN.

Почему тактировать от U263 не лучше - я не скажу, так как не спец. Выше вроде пытались разъяснить.

P.S. Изучал тут проект Breaknes, так вот там есть изначальная verilog-модель и APU, и PPU на защёлках и прочем, с тактированием от всего подряд. А в конце уже синхронная (тут на форуме выкладывалась) на частоте х12 от частоты проца. Может сначала всё-таки перенести в верилог модель z80 как есть, со всеми защёлками, а потом её уже причесать под один клок?