Реверс-инжиниринг Z80

[Titus]

Для какого "куска" на схеме.pdf ?

Вот для этого фрагмента (кстати, я его уже переписал на полностью синхронные триггеры):



RES_TCLK равна последнему такту в команде, например, T4. А Т4 синхронно с CLK и длится один период CLK.

|-----| - T4
|__|--| - CLK

RES_MCLK равна последнему циклу в команде, например M2, и тоже синхронна с CLK.

- - - Добавлено - - -

Проще на графике посмотреть:

[Advertiser]

[SegaBoy]

Вот для этого фрагмента ...

always @(negedge CLK) begin
  if (RES_TCLK) begin
    M1 <= RES_MCLK;
    M2 <= U30_out;
    M3 <= U31_out;
  end
end

[Titus]

always @(negedge CLK) begin

То есть все же лучше тактироваться по CLK, чем по выходу U263? Почему?

[SegaBoy]

То есть все же лучше тактироваться по CLK, чем по выходу U263? Почему?

Это я предложил вариант (не уверен что лучший), где только один клок и работаем и по переднему, и по заднему фронту, при этом не увеличиваем тактовую. А сигналы тактирующие другие триггеры заменяем на аналоги CS и EN.

Почему тактировать от U263 не лучше - я не скажу, так как не спец. Выше вроде пытались разъяснить.

P.S. Изучал тут проект Breaknes, так вот там есть изначальная verilog-модель и APU, и PPU на защёлках и прочем, с тактированием от всего подряд. А в конце уже синхронная (тут на форуме выкладывалась) на частоте х12 от частоты проца. Может сначала всё-таки перенести в верилог модель z80 как есть, со всеми защёлками, а потом её уже причесать под один клок?

[Titus]

Может сначала всё-таки перенести в верилог модель z80 как есть, со всеми защёлками, а потом её уже причесать под один клок?

Нет смысла делать двойную работу.

[Titus]

Вот для этого фрагмента (кстати, я его уже переписал на полностью синхронные триггеры):

Разобрался с этим фрагментом, скорректировал, вопросов по нему больше нет)