Проблема в том, что просто изменяя фазу входного сигнала нельзя сдвинуть CLK (выходной) на полтакта, а управляющие сигналы проца (RD, WR и т.д.) привязаны к CLK. Скорее всего нужную фазу CLK можно сделать с привлечением RESET, но в интеловском даташите совсем нет соответствующих временных диаграмм, а вот в доке oki нечто похожее есть, но я не хочу лезть в такой специфический вариант. "Проблема" эта скорее в кавычках, т.к. при использовании в качестве памяти пзу и sram (без других претендентов на доступ) никаких проблем нет. При добавлении хотя бы одного такта ожидания проблема решится. Если видеоконтроллер умеет уступать процу тоже проблем нет. Но в ленинграде без тактов ожидания я не могу сообразить как.
