Вид для печати
Не надо так делать. Наличие элемента "И" порождает комбинаторный путь для потенциально метастабильного сигнала. Правильно так:Цитата:
Сообщение от svofski
Код:reg [1:0] sample;
wire stable_input;
...
always @(posedge clk)
begin
sample <= {sample[0], metastable_input};
end
assign stable_input = sample[1]; // пустышка чисто для наглядного оформления исходника; можно сразу использовать sample[1]
Sandro, так вроде просто задержка получается?
А мне кажется, при логическом "И" - будет задержка переднего фронта, а спад - без задержки.Цитата:
Сообщение от svofski
Если сделать логическое "ИЛИ" - будет передний фронт вовремя, а спад с задержкой.
Мне так кажется...
С логическим "И" - для RAS/CAS подойдёт, т.к. актуален спад, а вот для "ЧТЗУ" задержка фронта может быть чревата последствиями, для него "ИЛИ" - безопаснее, т.к. фронт важен.
Хотя могу и ошибаться.
Вообще пока не могу понять как логическая операция может стать источником метастабильности...
Или имеется в виду, что метастабильный параметр в выражении, может "без мыла" дальше пролезть...
Если этот сигнал не является сигналом чувствительности другого always блока а используется внутри того же, то пофигу, это раз. Второе, лучше указывать полный вектор явно, чтобы потом не ловить граблей из-за обратного порядка или других проблем. Правильно писать вот так: sample[1:0] <= {sample[0], metastable_input}; Заодно синтезатор будет ругаться, если вдруг где-то ошибёшься с размерностью.Цитата:
Сообщение от Sandro
Не только. Это стандартная схема перевода сигнала из одного в другой тактовый домен. Так надо делать не только со внешними сигналами, но и со внутренними, которые идут между блоками с разным тактированием. А ещё, такая схема позволяет отлавливать перепад любой полярности, складывая по И оба регистра ((sample[1] & ~sample[0]) | (~sample[1] & sample[0])).Цитата:
Сообщение от svofski
Чтобы это понять, нужно почитать буквари на ПЛИС. И осознать тот факт, что фиттер будет располагать элементы там, где ему вздумается (кроме случаев ручного раскроя - да, ПЛИСоводы 80 уровня и в такое умеют). А значит, пути прохождения сигналов по интерконнекту могут настолько отличаться, что задержка распространения одного сигнала относительно другого породит иголку. Когда всякие новички пишут без познания дзена по строго синхронному дизайну а потом жалуются, что их проект работал, а после добавления ещё одного кусочка перестал работать или стал сбоить, но после добавления ещё одного опять стал вроде как работать - это оно и есть. И так делать не надо.Цитата:
Сообщение от KTSerg
В моем варианте логическая операция между двумя регистрами. Метастабильный сигнал переписывается в регистр по клоку. Чем опасна операция "И" между двумя регистрами без дополнительных комментариев пока не понятно.Цитата:
Сообщение от KTSerg
- - - Добавлено - - -
Для перехода в другой клоковый домен понимаю, FIFO это хорошо. Для устранения метастабильного дребезга по-моему этого не будет достаточно.Цитата:
Сообщение от HardWareMan
(про запись сдвига в одну строку итд поддерживаю)
Выходной сигнал всегда можно синхронизировать, поставив ещё один регистр с тем же тактовым списком как у источников сигнала. Просто результат будет запаздывать ещё на 1 такт. И самое главное: всегда консультируйтесь с RTL, чтобы понять как именно понял вас синтезатор. Это самый мощный инструмент отладки и корректировки ошибок и/или узких мест. Ну и по традиции пример выше:Цитата:
Сообщение от svofski
Схема:Код:module test(
input Clk,
input InputStream,
output reg PosEdge,
output reg AnyEdge,
output reg NegEdge,
output reg FilteredOut
);
reg [1:0]FIFO;
always @(posedge Clk) begin
FIFO[1:0] <= {FIFO[0],InputStream};
PosEdge <= ~FIFO[1] & FIFO[0];
NegEdge <= FIFO[1] & ~FIFO[0];
AnyEdge <= ((~FIFO[1] & FIFO[0]) | (FIFO[1] & ~FIFO[0]));
FilteredOut <= FIFO[1] & FIFO[0];
end
endmodule
https://i.ibb.co/nM3x7j7/image.png
Результат:
https://i.ibb.co/bXgQjL8/image.png
Нихрена не пофигу. Метастабильность прекрасно распространяется сквозь комбинаторную логику. Особенно,через КМОП, поскольку она (почти) симметрична.Цитата:
Сообщение от HardWareMan
Мне как-то реально пришлось разгребать последствия такого вот заблуждения, когда разработчик не защитил от метастабильности вход UART, "поскольку метастабильность бывает только из-за медленно меняющихся сигналов, а у меня там триггер Шмитта!" Цитата дословная, запомнил ниазусть. Разумеется, это чушь, а ошибка вылазила совсем в другом месте, на шин процессора сыпался мусор. Метастабильность просачивалась через автомат состояния предатчика в автомат управления шиной, и привет.
Поэтому -- два триггера последовательно, стабильное значение брать с выхода второго. Выход первого нестабилен. Был бы он стабилен -- второй триггер был бы не нужен.
Сразу приношу извинения за глупый вопрос, возможно я ещё не проснулся, и не понимаю смысла этой конструкции...Цитата:
Сообщение от HardWareMan
Но разве процитированную функцию нельзя записать вот так:
Или просто схема сгенерируется более сложная?Код:AnyEdge <= (FIFO[1] ^ FIFO[0]);
Нет там логической операции, это иллюзия. Логические операции можно проводить только над логическими значениями. 0 и 1. Метастабильное сосотояние -- по определению переходное между ними. Ничего там не записывается, и никаких логических операций там не происходит. Там имеется неопределенноё поведение схемы, потенциально -- заразное. То есть, оно может от источника неопределённости распространяться очень далеко по схеме.Цитата:
Сообщение от svofski
Пока триггер находится в метастабильном состоянии, на его выходе нет логических значений. Вообще нет.Цитата:
Сообщение от svofski
Операция "И" в этом случае невозможна. Реально у тебя логический элемент будет находиться в линейном режиме, то есть, работать, как аналоговый усилитель. И выдавать аналоговый сигнал, содержащий всё, что угодно. Включая сводку электрических помех на плате.
Метастабильность -- это не дребезг. Это длительно устойчивое (откуда и название) состояние триггера между 0 и 1.Цитата:
Сообщение от svofski
- - - Добавлено - - -
Можно. Это то же самое. И скобки тогда ни к чему.Цитата:
Сообщение от KTSerg
Значит цитата из статьи, которую я ранее приводил:Цитата:
Сообщение от Sandro
Так-же справедлива и для метастабильности, но при этом "х"- не является метастабильностью по определению?Цитата:
Если хотя бы один операнд равен х, то и результат всего выражения х.
Т.е. нет возможности детектировать метастабильность средствами верилога/Альтеры ?