Вид для печати
Где то когда то что то слышал что: клок можно оставлять в неизменном состоянии только в одном логическом состоянии. Примерно так: клок==0 то все состояния в проце в зафиксированном состоянии, а при ==1 состояние изменяется и не может находится в устойчивом состоянии. Как то вот так - малость мутно мысль моя...
Да, оставлять можно только в '1', т.е. внешний инверсный уровень - это '0'.Цитата:
Сообщение от AlexG
Иначе внутренние динамические латчи, сделанные за счет удержания заряда на емкостях затворов, разрядятся и все.
Сорь не ответил.Цитата:
Сообщение от Titus
Таки у чипа есть "верх" и "низ" - это то, как он сориентирован по отношению к лид фрейму и выводам пекеджа:
https://i.imgur.com/92T6IyO.png
В случае з80 - слева вверху находится CLK (который между прочим в старых даташитах Active High), затем по часовой идут пады A15, A14, и т.д.
Такой же layout сохраняется и для CMOS версий сабжа.
Решил все же ознакомиться немного с Verilog'ом.
Попробовал найти этот бесплатный популярный ModelSim. Оказывается, его нет в свободном доступе.
Нашел на торрентах какой-то из последних (хотя это 2018 год) modelsim-win64-10.6d-se, посмотрю, что это. Если это вообще то.
Попробуй Icarus Verilog.
https://bleyer.org/icarus/
Я уже начал ModelSim пробовать. Тем более, как я понял, он самый популярный.Цитата:
Сообщение от org
Оказалось, сходу так не войдешь в мир Verilog и ModelSim) Сразу то тут непонятно, то сям)
Понятно, что можно проштудировать кучу док, и постепенно во все вьехать, но не хочется тратить на старте много времени.
Несколько таких быстрых вопросов по ModelSim:
Скрытый текст
Сделал прям простейший тест счетчика
Код:module counter (
input wire clk,
output reg [7:0]data
);
always @ (posedge clk)
data <= data + 8'h01;
initial
data = 8'h55;
endmodule
Код:`timescale 1ms/1ms
module testbench;
reg clk;
wire [7:0] data;
counter TESTCTR(clk, data);
always
#10 clk = ~clk;
initial
begin
clk = 0;
end
initial
$monitor("clk=%b, data=%b", clk, data);
endmodule
1. Как заставить ModelSim запоминать расположение окон? Каждый раз при запуске приходится расставлять размеры и позиции вручную.
2. Почему работает только меню 'Simulation without optimization'? При запуске через 'Simulatioin' или 'Simulation with full Optimization' руается:
''# ** Fatal: Internal Error - vopt returned success but vsim could not find a design to simulate!. Please contact customer support for further assistance.
# Error loading design'
3. Есть ли горячие клавиши на 'Run -Next' и прочие Run'ы?
4. Что означает 'Run 100'?
5. Почему при переносе сигналов из окна Objects в окно Wave у них появляются длинные имена типа testbench/clk? Мне нужны короткие - clk.
https://pic.maxiol.com/images2/17289...d101420240.jpg
[свернуть]
оффтоп же.
По верилогу рекомендую книгу Соловьёва.
"Основы языка проектирования цифровой аппаратуры Verilog | Соловьев Валерий Васильевич"
для икаруса кроме блокнота для набора верилога больше ничего не нужно. В состав входит GTKWave, для просмотра .vcd дампов.Цитата:
Я уже начал ModelSim пробовать. Тем более, как я понял, он самый популярный.
ModelSim и подобные (Quartus, PlanAhead/Vivado) - это монструозные комбайны на несколько гигабайт.
Это я уже понял) Но раз уж он пользуется такой популярностью, решил начинать с него.Цитата:
Сообщение от org
ModelSim к сожалению ничего не подскажу. лет 10 назад пробовал использовать. С тех пор у вивады свой симулятор - не скажу что прелесть - но на мои нужды хватает. Другими то же не пользовался. (я не фанатичный фанат "свободного софта"). В программах симуляции надо быть внимательным с точки зрения "где код, для которого можно выполнить синтез, а где код только для симуляции". Иначе можно создать "сферического коня".
- - - Добавлено - - -
В догонку.
1 - возможно есть "кнопка" сохранить wavewindow.cfg
2 - хз
3 горячие кноки кажется были - надо хелп смотреть или настройки
4 'Run 100' кажется время выполнения моделирования в единицах us (гдето в настройках было).
пс
давно это было
пспс: конечно можно ограничиться только моделированием, но (моё имхо) лучше совмещать реализацию и симуляцию