Из вариаций по памяти - на Али доступны чипы CY7C1049D (512К*8), цена адекватная. Второй вариант платы развёл под них - возможно их и буду использовать.
Вид для печати
Из вариаций по памяти - на Али доступны чипы CY7C1049D (512К*8), цена адекватная. Второй вариант платы развёл под них - возможно их и буду использовать.
Просьба к "шарящим" в FPGA/CPLD - направьте на путь истинный по оптимизации логики...
При текущей распиновке не лезет логика - не хватает путей для сигналов, как понимаю (сообщения "Error (163104): Can't place node "ram_wrn~12" of type max_mcell" и подобные в логе).
Пробовал переставлять часть пинов - ситуация особо не меняется. А делать распиновку по результату Fitter'а - уже изврат по трассировке.
Если убрать полный порт FB из логики, то всё равно не вписывается =/
В архиве - проект для EPM7128. Проект для Quartus 13.0 - Вложение 66082
Менять чип на более ёмкий - не подходит, поскольку уже почти на руках именно эти :(
Оптимизацию переключал? (Speed/Balanced/Area). Может поможет внезапно. В Assigments-Settings-Analisis&Sinthesis.Цитата:
Сообщение от andreil
- - - Добавлено - - -
У меня 9.1, что никак не будет работать с проектом под 13.0...Цитата:
Сообщение от andreil
Пробовал - никак. И с параметрами синтеза и Fitter'а баловался - один фиг =/Цитата:
Сообщение от Ewgeny7
А "кастрировать" логику как-то не хочется, что бы впихнуть её. После сборки занято 110 ячеек (86%) и 80 пинов (95%).
- - - Добавлено - - -
С автоматическим размещением пинов никаких проблем нет - всё влазит и даже остаётся место под сигналы для 4-х резервных пина.
Но трассировка там будет адской =/
Возьми монетку и бутылку коньяка.Цитата:
Сообщение от andreil
Брось монетку, и по результатам - менять камень, или влезать в трассировку.
А коньяк - все равно пить придется после, душевную рану залечивать ;)
- - - Добавлено - - -
Лепить вторую CPLD будет глупо...Цитата:
Сообщение от andreil
Может есть возможность вытащить часть логики в GAL, к примеру? Она в разводке удобнее и проще.
Скорее всего, так и придётся делать...Цитата:
Сообщение от Ewgeny7
Никак вообще. В CPLD "спрятаны" дешифраторы портов и сами порты со своей логикой. Выводить это всё наружу - намного больше пинов понадобится/Цитата:
Сообщение от Ewgeny7
Вот исходник текущей версии прошивки. Поменялось только пара сигналов в части RAM ну и соответствие пинов с сигналами.
Наружу и так вывел шифратор вектора прерывания - для него не хватало пинов...
Я так понимаю, ты туда и порты от Орион-Про засунул? (тему не читал). Предполагается работа в режиме Про?Цитата:
Сообщение от andreil
Да, тут "полный фарш" - реализация Орион-ПРО по схемам с доработкой порта FB до полноты (по схеме Z80-Card-II). Из отличий - возможность адресовать до 2Мб памяти (расширены порты 04-06 и F9). Так же расширен порт 09 для возможности адресовать до 1Мб ROM2 (на плате разбил на ROM2 и ROM3 в виду большей доступности чипов на 512Кб).Цитата:
Сообщение от Ewgeny7
Остальное - 1:1 по схемам Орион-ПРО :)
Чувствую тяжелую поступь Error404 :)Цитата:
Сообщение от andreil
Упрощение задумки до 512кб с попутным выпиливанием расширений портов не спасет ситуацию? То есть, взять за основу так сказать "журнальный вариант"?
- - - Добавлено - - -
Честно говоря, я бы даже не дернулся делать Орион-Про на 7128. Там Пентагон еле поместился, а вы решили такой огроменный комбайн туда засунуть...
Проблема возникла из-за узости шин между LABами и PIA...Цитата:
Сообщение от andreil
Быть может вместо MAX7000S посмотреть в сторону ACEX или FLEX? Они ведь 5-вольтовые?