Просьба к "шарящим" в FPGA/CPLD - направьте на путь истинный по оптимизации логики...
При текущей распиновке не лезет логика - не хватает путей для сигналов, как понимаю (сообщения "Error (163104): Can't place node "ram_wrn~12" of type max_mcell" и подобные в логе).
Пробовал переставлять часть пинов - ситуация особо не меняется. А делать распиновку по результату Fitter'а - уже изврат по трассировке.
Если убрать полный порт FB из логики, то всё равно не вписывается =/
В архиве - проект для EPM7128. Проект для Quartus 13.0 - fpga_ports.zip
Менять чип на более ёмкий - не подходит, поскольку уже почти на руках именно эти