Hunta, это будет на второй версии платы. Первая проектировалась для проверки, поэтому-то и сделал из 2 частей.
Вид для печати
Hunta, это будет на второй версии платы. Первая проектировалась для проверки, поэтому-то и сделал из 2 частей.
А, ну да, логично :)
Немного подчистил схему ПЛИС. Удалил лишнее. Актуальная версия, как всегда, в первом сообщении.
К сожалению, пока не понимаю, что делать с этим:Цитата:
Сообщение от Hunta
https://pic.maxiol.com/thumbs2/16570...odifywrite.jpg
К чему тут "железно" привязать моменты записи/считывания младшего/старшего байтов?
Чтение выполняется только словами, так что с ним проблем нет. А вот запись - да, тут получится только если два цикла записи слова памяти запихать в один цикл записи процессора. То есть цимис получим только с быстрой памятью
- - - Добавлено - - -
Чёт я как то не прокрутил в голове про запись.. :(
Ну ладно, с чтением все понятно - работает та же схема, что и с ПЗУ. Запись первого байта, наверное, можно привязать к спаду логического уровня /DOUT, а запись второго - к подъему.
- - - Добавлено - - -
Быстродействия статики должно хватить. Шина-то неторопливая.Цитата:
Сообщение от Hunta
Но данные надо будет защёлкивать по спаду DOUT :)Цитата:
Сообщение от Xrust
Hunta, это само собой.
Что-то не решаюсь никак к масштабной переделке приступить. Можно ведь теперь совсем отказаться от 16-битной шины данных.
И да и нет.Цитата:
Сообщение от Xrust
Другие то устройства предполагают СТАНДАРТНУЮ шину.
Даже насчёт той же ВП1-065 не уверен - не используются ли какие то старшие биты - надо описание смотреть.
На МПИ/Qbus я не покушался. У меня память была подключена по своей шине - раздельные не инвертированные адреса и данные. Вот про эту ШД я и вел речь.Цитата:
Сообщение от Hunta