VHDL process, обьясните как работает

[bigral]

ну вот проект на quartus 13 https://sites.google.com/site/bigral...edirects=0&d=1 тут два примера которые генерят по 2 триггера с асинхронным сбросом, но если помутить с этой фишкой что у sense list-a в verilog можно влепить больше одного "тактирующего сигнала" (сигнала у которого указан тип фронта posedge или negedge), например так:

module async_resetFFstyle2 (rst_n, clk, asyncrst_n, third_n);
  output rst_n;
  input clk, asyncrst_n, third_n;
  reg rst_n, rff1;

  always @(posedge clk or negedge asyncrst_n or posedge third_n)
  if (!asyncrst_n) {rst_n,rff1} <= 2'b0;
  else {rst_n,rff1} <= {rff1,1'b1};
endmodule

то quartus пишет "Critical Warning (10237): Verilog HDL warning at async_resetFFstyle2.v(8): can't infer register for assignment in edge-triggered always construct because the clock isn't obvious. Generated combinational logic instead"
хоть оно и critical, но таки же не error, и генерит одну из тех самых "пачек" мусора (но то такое, спишем на особенности конкретной реализации компилятора)

[svofski]

if (!asyncrst_n) есть, а else тут как понимать? Нет однозначности, Квартус об этом и написал. Небось нагенерил эквивалент непрерывного присваивания. Я тоже не понимаю, зачем генерировать невесть что вместо того, чтобы выдать ошибку. Селяви такова, что надо смотреть на Critical warnings и учиться так не делать.

В любом случае записывать в один и тот же регистр по двум клокам никак нельзя. Можно сделать клок из логики (derived clock), но это надо себя всерьез возненавидеть. Оно будет почти работать и отлаживать такое будет практически невозможно.

[bigral]

Можно сделать клок из логики (derived clock), но это надо себя всерьез возненавидеть. Оно будет почти работать и отлаживать такое будет практически невозможно.

Это как например?

[svofski]

Это как например?

Классика это что-нибудь типа:

reg [3:0] div;
always @(posedge clk) div <= div + 1'b1;
wire clk16 = reg[3];
always @(posedge clk16)
  something <= something + 1;

Все с этого начинают. Я тоже так делал и очень ворчал, почему это у меня простейший Понг не может скомпилироваться два раза подряд во что-нибудь одинаковое. Дело в том, что клоки clk и clk16 теперь фактически два разных клочных домена.

Ну и формально не запрещено взять любой сигнал и назвать его клоком:

wire weirdclk = clk1 | clk2;
always @(posedge weirdclk) somereg <= somereg + 1;

Но все поголовно учат так не делать. Если хочется, чтобы дизайн от сборки к сборке был повторим, не слишком непредсказуемо себя вел при каких-то изменениях, итд итд, надо делать все синхронно — один клок и разные clock enable:

reg [3:0] div;
always @(posedge clk) div <= div + 1'b1;
wire ce16 = &reg[3:0]; // ==1 только один clk
always @(posedge clk)
  if (ce16) something <= something + 1;

wire welrdce = ce1 | ce2; // ce по длительности не должны превышать период главного клока
always @(posedge clk) if (weirdce) somereg <= somereg + 1;

Клок же остается един для всех процессов.

Это с позиций FPGA. Наверное в мире CPLD, где часто приходится иметь дело с заковыристыми античными меандрами, дела обстоят иначе.