Цифровая археология: 1801 и все-все-все

[Hunta]

Мне вообще непонятно выражение - "проект стал более стабильным"

Когда я только начинал возиться с PDP2011, я мог получить не взлетающий результат синтеза, просто поменяв местами две строчки кода, те, которые не в process.

Бюджеты транзисторные тогда были скромные, ничего сложного по сегодняшним меркам априори построить не могли. Для примера смотрим на модели процессоров 1801 и видим их очень скромный размер.

А ничего, что там не один процессор, а полные системы - то есть процесс, память, дисковая подсистема, терминал (со своим процессором, памятью - то есть полноценный комп), сетевуха (которая опять же - полноценный комп)? Ну как - какой транзисторный бюджет у PDP-11/70 (не процессора, а у компа)?

- - - Добавлено - - -

И это печалька.

Это не печалька, это ДАННОСТЬ. Ибо на тот, да и чувствую, на сегодняшний момент более законченного варианта PDP-11 в возможностями использования практически всех вариантов процессора PDP-11 (от DEC) - не было.

- - - Добавлено - - -

Даже если взять какой внешний интерфейс - они сейчас все синхронные, и довольно давно, взять ту же PCI или SDRAM.

То есть процессор, скажем в PC, память, видюха, диск - они все используют одну тактовую частоту? Или синхронность - речь идёт о том, что происходит внутри каждого модуля?

- - - Добавлено - - -

Даже если взять какой внешний интерфейс - они сейчас все синхронные

Речь идёт о том, что по шине передаётся тактовый сигнал? Тогда всё равно мы приходит к тому, что будет не один клоковый домен.

[Advertiser]

[Vslav]

А ничего, что там не один процессор, а полные системы - то есть процесс, память, дисковая подсистема, терминал

Ну как бы мы с недавних пор можем посмотреть на отличный проект ДВК от forth32, там тоже все это есть. И влазит в младший циклон 4. Человек подсмотрел мои тестовые проекты и прилично развил, мне понравилось два момента:
- SoC осталась архитектурно похожей, то есть были поняты и приняты мои основные положения (Wishbone, один тактовый домен, система сбросов и прочее). То есть, похоже, я не предложил ничего совсем уж ужасного и это как-то воспринимается другими разработчиками. Ну, в-общем-то, предложен был стандартный SoC подход.
- оно реально работает, combat-proven. То есть, не чисто академическая хрень в вакууме, а то что можно реально воплотить и использовать.

Ну как - какой транзисторный бюджет у PDP-11/70 (не процессора, а у компа)?

Масштаб транзисторного бюджета определялся (да и сейчас определяется) процессором. От добавления периферии масштаб никак не поменялся, сложность осталась того же порядка, ну как O(n) для алгоритмов. Добавление периферии не привнесло O(n²).

То есть процессор, скажем в PC, память, видюха, диск - они все используют одну тактовую частоту?

Да. Особенно на общей шине между ними. Внутри они могут использовать и другие частоты в своих изолированных доменах, как я написал ранее для примеров SATA или VGA, и для этого нужны серьезные обоснования, обычно относящиеся к физическим требованиям (частота SATA стандартизована, развертка VGA тоже имеет вполне конкретные требования).

Речь идёт о том, что по шине передаётся тактовый сигнал? Тогда всё равно мы приходит к тому, что будет не один клоковый домен.

Нет, это будет один домен, именно потому что передана тактовая частота. Например, все устройства PCI в одном сегменте работают в пределах одного тактового домена (в части обмена по шине).
Вот, например, Краткий курс HDL. Там более-менее объяснено про домены и асинхронность.

[Hunta]

То есть, похоже, я не предложил ничего совсем уж ужасного

Я и не говорил, что ты предложил что то ужасное.

Внутри они могут использовать и другие частоты в своих изолированных доменах

Я и имел ввиду, что внутри может (и будет) своя частота. Опять - речь не про тактирование самого процесса передачи.

Нет, это будет один домен, именно потому что передана тактовая частота.

Это будет один домен процесса передачи на шине. А внутри процессора, памяти и т.д. - свои клоковые домены

Вот, например, Краткий курс HDL.

Я знаю эту статью.

Кстати, уточнение. Как то я не сразу подумал. Клоковый домен (пока) у меня по сути один - ибо нужные мне частоты получаются от базового клока делением его на два. Но разные модули используют разные частоты.

- - - Добавлено - - -

Ну и - этот проект - это и моя игрушка и мой способ изучения VHDL/FPGA. Конечно, хочется иметь и наши процессора в её составе, но а) поскольку я не гонюсь за тактовой идентичностью б) мне интерес вариант задания типа процессора, как параметр модуля, а не смена модуля и в) мне не нравится Verilog, то когда я буду добавлять реверсённые тобой процессоры в PDP2011, то буду отталкиваться от функционала, а не от реализации

[Vslav]

Я и не говорил, что ты предложил что то ужасное.

Разумеется. Я просто константировал факт что был предложен стандартный подход и он заработал в реале в разумные сроки.

Я и имел ввиду, что внутри может (и будет) своя частота

Зачем внутри своя частота? Если нет требований к физике, то все прекрасно работает на одной и той же частоте шины.
Смотрим на мой wb_uart. Казалось бы, набор baud rate требует своей несущей, чтобы точно попадать в полтора процента разброса по скорости, но все отлично решается фазовым аккумулятором тактируемым от частоты Wishbone. Нет никаких дополнительных тактовых внутри UART. Примерно так же построен мой модуль SATA, отдельный тактовый домен только для PHY, а все остальное питается от клока той же шины AXI. Простым процессорам типа 1801 тоже достаточно одного домена на все - и на внутренности ина шину. Зачем мультидоменность и все эти проблемы? Чтобы делать несколько доменом нужны очень серьезно обоснованные причины. К тому же, пересечение домена может сильно повышать latency, что нехорошо для быстродействия.

Это будет один домен процесса передачи на шине. А внутри процессора, памяти и т.д. - свои клоковые домены

Нет. Даже DDR3 память принимает с шины тактовый сигнал, потом использует DLL для дробления фаз внутри, но все это - шина памяти и сами микросхемы DDR3 работают в едином тактовом домене.

Кстати, уточнение. Как то я не сразу подумал. Клоковый домен (пока) у меня по сути один - ибо нужные мне частоты получаются от базового клока делением его на два. Но разные модули используют разные частоты.

Если у тебя есть несколько независимых PLL, или одна PLL генерирует несколько частот с высокой взаимной дробностью (типа 1/253 и 1/254, например, если бывает разница между фронтами сравнимая с временем переключения вентиля то такое надо анализировать как разные домены), то у тебя несколько доменов. Если частота одна и просто кратные (которые желательно взять с PLL) или с разной фазой - то домен один.

[Hunta]

то домен один.

Домен сейчас один

Зачем внутри своя частота?

Если каждый модуль делать как самостоятельное изделие, то при втыкании в корзину QBus а) никакого клока с шины б) каждый модуль может работать на своей частоте.

Именно поэтому я не ориентируюсь на синхронную шину и смотрю, насколько всё работоспособно на разных частотах модулей. В том числе, в перспективе - в разных клоковых доменах.

[Vslav]

Домен сейчас один

И это хорошо

Если каждый модуль делать как самостоятельное изделие

Извини, мне непонятно, что значит самостоятельное изделие.
uart_wb - это самостоятельное?
vm1_wb - это самостоятельное?
А кому оно вне SoC нужно? Как Wishbone модуль может существовать "самостоятельно" ?

, то при втыкании в корзину QBus

Мы же говорим же про SoC? Асинхронная шина в SoC - это зло. Под асинхронной шиной мы понимаем что используются фронты сигналов на ней, вместо фронтов единого тактового сигнала. И вообще-то такое надо рассматривать вкупе со всеми проблемами метастабильности. Хотя на FPGA скорее будет проблема "иголок" и прочего.

Именно поэтому я не ориентируюсь на синхронную шину

Ты можешь ориентироваться на что угодно, но стандартный подход при построении SoC на FPGA - это синхронные шины. Если ты относишься к тем для кого "лучше, конечно, помучиться" (c) то не вопрос .
Стандартный подход вырабатывается не просто так, народ уже помучился, пострадал над проблемами и предложил решение. А дальше каждый решает сам, или повторно самостоятельно набить тех же самых шишек, или учесть чужой опыт.

[Hunta]

Извини, мне непонятно, что значит самостоятельное изделие.

Это значит, что делается отдельный проект, в который добавляется модуль, скажем RK2011, делается прошивка, прошивается в плату, плата вставляется в QBus

Мы же говорим же про SoC?

Я говорю про любой вариант PDP-11, в том числе - в старых системах. Я не зацикливаюсь на полностью самостоятельных SoC

Под асинхронной шиной мы понимаем

QBus с его SYNC - это синхронная или асинхронная шина?

Я под асинхронностью понимаю то, что операция начинается, когда прилетает SYNC (да, его можно засинхронизировать на clock, который использует модуль - прилетевший НЕ с шины), а завершается, когда SYNC снимается (см про засинхронизировать). Примерно как - есть синхронная последовательная передача (по линии передаётся клок, не помню, как называется), а есть асинхронная (выделенной линии под клок нет, RS232)

- - - Добавлено - - -

Ну или аналоги SYNC

[Vslav]

Это значит, что делается отдельный проект, в который добавляется модуль, скажем RK2011, делается прошивка, прошивается в плату, плата вставляется в QBus

Это немножко другое, это не отдельный модуль SoC, это вполне себе самостоятельный проект, который, кстати, может быть и не чистым SoC вообще, но принципы тактирования те же самые. Например, у меня был проект облачного шлюза - устройство подключалось по PATA-IDE к старым материнкам и прикидывалось жестким диском, а реальный сторадж находился в облаке, куда устройство по гигабитной сетке ходило. PATA вполне себе асинхронная шина, мне пришлось внутри FPGA ее синхронизировать и обрабатывать, реализовывать внутри все регистры, с другой стороны FPGA торчал PCI мастер на 66MHz. Так вот - этот весь IDE-device, включая поддержку UDMA133 получилось сделать на едином тактовом домене 66/133MHz.

Я под асинхронностью понимаю то, что операция начинается, когда прилетает SYNC (да, его можно засинхронизировать на clock, который использует модуль - прилетевший НЕ с шины)

Асинхронность будет если в тексте будет использоваться сам фронт SYNC:

always @(posedge SYNC)

Но этот фронт можно ловить и по-другому, базируясь на высокой (относительно QBus) основной тактовой:

always @(posedge wb_clk)
begin
  sync0 <= SYNC;
  if (SYNC & ~sync0)
  begin
   // handle SYNC rising edge synchronously
  end
end

Вот второй вариант синхронный и будет работать без дополнительной головной боли (кстати, может быть и нет - зависит от того как SYNC внутрь if зайдет, лучше конечно еще один триггер поставить)

[Hunta]

, это не отдельный модуль SoC

Я и не говорил, что это модули - SoC. У меня модуль - то, что можно использовать повторно. В том числе - при создании какой то железки. С минимальной обвязкой вокруг (пример я уже приводил - RK2011). Под QBus. Именно поэтому единой тактовой и нет. Именно поэтому переделываю постепенно так, что бы работало и разными клоковыми доменами. В идеальном варианте - в возможностью конфигурирования параметром. Аналога generic и generate я в verilog так и не нашёл (правда, пока сильно и не искал), поэтому - vhdl. Ну а ещё потому, что недолюбливаю С.

Я уже писал, что посмотрев, что творится с созданием железок и софта для PDP-11 (и не только) я решил - чем ждать, когда кто-нибудь разродиться чем то, подходящим мне (и не сотне корпусов ретро-микросхем), проще научится делать самому. И модули с FPGA - просто то таки почти идеальный вариант. Поэтому PDP2011 - это ещё и способ научиться.

Но я хочу не просто использовать что то (типа синхронного дизайна), потому что ВЕЗДЕ об этом пишут и говорят, что ТОЛЬКО так правильно, но и понимать - ПОЧЕМУ так правильно, ЧТО БУДЕТ, если сделать НЕ ТАК, В КАКИХ случаях МОЖНО сделать НЕ ТАК, ЧТО за это будет и КАК решить ВОЗНИКАЮЩИЕ проблемы. Поэтому были и будут эксперименты.

Асинхронность будет если в тексте будет использоваться сам фронт SYNC:

Проходил

Но этот фронт можно ловить и по-другому

Проходил.

на высокой (относительно QBus) основной тактовой

На QBus нет тактовой. Условно тактовым клоком можно назвать SYNC, но только условно. И речь идёт о более высокой тактовой относительно усреднённой частоте SYNC-а

[Vslav]

Я и не говорил, что это модули - SoC. У меня модуль - то, что можно использовать повторно.

Мне непонятно почему требование сопряжения с внешней QBus приводит к появлению асинхронной шины внутри ПЛИС. У подключение физических процессоров 1801 к DE0 такой странности не вызывало. Давай так, у тебя есть пример модуля который ты можешь показать? Например, UART было бы неплохо увидеть с такой шиной.

потому что ВЕЗДЕ об этом пишут и говорят, что ТОЛЬКО так правильно, но и понимать - ПОЧЕМУ так правильно

Я понимаю почему и могу выстроить цепочку рассуждений, опирающуюся на опыт практической реализации. Давай свой модуль UART, посмотрим на реализацию и сравним с "правильной" моей