ПК-6128Ц: Обсуждение

[ivagor]

смущает практически постоянно активный сигнал RATO

Он активен один такт из 4, примерно как и в 06Ц.

RAS/CAS я бы всё-таки сдвинул на один бит влево

Если речь про RAS/CAS для проца, то ограничивающим фактором я считаю наличие сформированного адреса к спаду RAS. Вопрос в том, где реально начнется T2 с учетом всяких задержек и запаздываний.

[Advertiser]

[Improver]

Если речь про RAS/CAS для проца, то ограничивающим фактором я считаю наличие сформированного адреса к спаду RAS.

Ну насчёт этого можно не беспокоится -- адреса А8..А15 готовы в начале цикла Т1, адреса А0..А7 будут захвачены с процессора через T_LL = 1/2T-20, т.е. фактически в середине Т1. Схема формирования А15 и А16 на D63 даст задержку максимум 38нс, таким образом адрес уже к началу Т2 будет сформирован и на Т3 можно смело передавать его по RAS/CAS.

- - - Добавлено - - -

Исправил в схеме найденную ошибку с портом 0С (запись палитры), картинку в сообщении и исходники на гитхабе обновил.