Реверс-инжиниринг Z80

[Titus]

Переделал блок управления памятью в полностью синхронный вариант.

Пришлось пол-дня повозиться, крепкий орешек.
Все дело в том, что это самый кривосинхронный блок в процессоре. Одни циклы длятся 2, другие 3, третьи 4 ПОЛУ-такта, не такта. Да и еще в зависимости от разных условий. Самым оптимальным оказалось добавить на выходные линии простые обрезалки сигналов в нужные фазы. Тут пол-такта отрезаем, сям пол-такта. Тут режем, тут не режем, а тут рыбу заворачивали. Зато вынеся нестандартности за скобки, внутри схемы остался качественный синхронный дизайн.

Изначально попробовал - как Vivado отнесется к RS-триггерам, у которых что-то устанавливается по спаду CLK, что-то по фронту? Оказалось, что никак вообще. И это к лучшему.

Скрытый текст

[свернуть]

- - - Добавлено - - -

Да, кроме того, в оригинальной схеме каждый из трех триггеров мог встать 'р@ком', если в неподходящие T-циклы приходил ресет. Особенно короткий ресет. Но повторять это нет смысла, потому что все равно плавающее кратковременное состояние не повторишь, а при ресете длинной >1 такта и так все нормализуется. Даже в оптимизированной текущей схеме еще не убран кофликт R и S при неподходящем времени ресета.

- - - Добавлено - - -

Интересно, как себя ведет Xilinx, если на R и S поданы 1?

[Advertiser]

[and1981]

Интересно, как себя ведет Xilinx, если на R и S поданы 1?

Если посмотреть технологическую карту после синтеза, то можно заметить, что любой из триггеров T, JK, SR, - получается из D триггера. В данном случае будет кольцо из DFF + OR + AND. И тут главное при описании на верилоге правильно расставить приоритеты для R и S. И в таком случае один из входов будет проигнорирован, ибо у него меньший приоритет (т.е. он дальше от ДФФ). А вот при использовании прозрачной D защелки, она собирается без участия ресурса DFF на одной комбинаторике и по сути своей асинхронна, на что получим сразу предупреждение от TimeQuest-a. По крайней мере в Квартусе так, подозреваю, что для Xilinx-a все аналогично.

[Titus]

И тут главное при описании на верилоге правильно расставить приоритеты для R и S.

Как проставить приоритет?

Прозрачные защелки я не использую.

- - - Добавлено - - -

В данном случае будет кольцо из DFF + OR + AND.

Как выглядит это кольцо?

[and1981]

Как проставить приоритет?

Прозрачные защелки я не использую.

- - - Добавлено - - -


Как выглядит это кольцо?

Касаемо триггеров и приоритетов HardWareMan достаточно хорошо описал это здесь: https://zx-pk.ru/threads/27091-potak...l=1#post890718

[Titus]

При таком построении, R имеет высший приоритет.

- - - Добавлено - - -

Касаемо триггеров и приоритетов HardWareMan достаточно хорошо описал это здесь:

Правда, я так и не понял, что будет в ПЛИС, если R и S подать одновременно)

[and1981]

Да, можно тусовать OR и AND местами, и приоритет будет у того, кто ближе к DFF.

При одновременной подаче единиц на входы S и R, будет запомнено состояние более приоритетного входа.

[Titus]

При одновременной подаче единиц на входы S и R, будет запомнено состояние более приоритетного входа.

Какой будет более приоритетный вход, если на Verilog'е я напишу так:

begin
always @ (posedge clk)
    if (set)
        Q = 1;
    else if (reset)
        Q = 0;
end