Системные требования для игры, на какой спек рассчитывать?

[Blade]

На спринтере спрайт 16*16 в режиме 320*256, т.е. байт на точку,с маской и без акселя, вывод занимает 3300 тактов. Это обычный LDI

Это как? Даже если не учитывать переход на следующую строку, то получается 16*16*16 = 4096 тактов.

[Advertiser]

[Дмитрий]

Это как?

сведения

Из анрила. Точки останова в цикле вывода спрайтов

[TSL]

можно и в буфер строки, места меньше, 2 буфера, 1 набивается тайлами спрайтами и тд, а второй в этот момент работает как буфер скандаблера

Оно щас как: ТС-графика в оверлейный буфер, на след. строке ов.буфер поверх основной графики и на выход ТВ, либо на вход буфера даблера, а там уже на выход ВГА.

Ушел в запой, пожизненно.

Выходи из запоя. Ищутся ХДЛ-еры взамен заболевших неоперабельной формой ЧСВ. За ФАПЧ в пентеву - зачот.

---------- Post added at 04:28 ---------- Previous post was at 04:22 ----------

Кстати, всю дорогу до Жмеринки стоял вопрос: а нужен ли блиттер?
И в сумме было решено нах его нах. Почему: потому что 1) рид 2) рид 3) врайт 4) дисплей. Тайлы и спрайты: 1) рид 2) дисплей. Пусть жырные амиггеры фапают на свой блиттер.

[alone]

Политика партии и правительства определила место для блиттеров и прочего матана в NeoGS. Туда же можно и nextZ80 впилить. Можно в урезанном виде, без всяких DAA.

[TSL]

в NeoGS. Туда же можно и nextZ80 впилить.

Обычный пиздунг обычного неиметеля квартуса и незнателя верилога. Полюбуйся (тут под ЕР1К50, но это один бэн с ЕР1К30):
Device : EP1K50QC208-3
Total logic elements : 1,935 / 2,880 ( 67 % )
Clock Setup: 'CLK' 13.64 MHz ( period = 73.300 ns )
Чиста поржать:
From: NextZ80:NextZ80|STAGE[1]
To: NextZ80:NextZ80|Z80Reg:CPU_REGS|flg[10]
Давай, оптимизируй, чо.
Алсо, вот лог компиляции.

[Blade]

Total logic elements : 1,935 / 2,880 ( 67 % )

Это только процессор или там еще что есть? В 1K30 оно и не влезет.

[TSL]

Это процессор, сигналами выведенный на пины.

[alone]

Обычный пиздунг обычного неиметеля квартуса и незнателя верилога. Полюбуйся (тут под ЕР1К50, но это один бэн с ЕР1К30):

Замени wire parity = ~^ALU8DOUT[15:8] на 0 (а лучше вообще убери все строки с parity) и убери DAA (13-й кейс). Это всё равно никто не юзает. И будет тебе щясте. Приходи потом с новым логом, подскажу, как флаг Z ускорить.

[TSL]

	// wire parity = ~^ALU8DOUT[15:8];
	wire parity = 0;

+ закомментил кейз 13.

Total logic elements ; 1,914 / 2,880 ( 66 % )
Clock Setup: 'CLK' 13.85 MHz ( period = 72.200 ns )

Алоний, ты зарываешь свой талант в землю. Из тебя выйдет замечательный консультант! (Консультанты - это те люди, которые сами них.. ничего не знают и делать неумеют, но всем всем все советуют.)
Опять же, казалось бы - причем тут БК?..

[ZEK]

Ищутся ХДЛ-еры взамен

а смысл, как я понял альтера уже под завязку фарширована