Это так же, как с DSK-плагином - он корректно распознаёт кодировку всех имеющихся текстовых файлов во всех существующих образах, потому что ограниченное количество имеющихся файлов и образов позволяет на этапе тестирования проверить все варианты.Сообщение от Titus
Если вентильная и абстрактная модели сохранят потактовую идентичность при любых тактовых частотах и задержках памяти для всех имеющихся программ - этого на практике будет вполне достаточно.
Для справки - сейчас ModelSim симулирует 100МГц модель процессора (то есть 200 тактовых событий - фронт/срез на микросекунду) со скоростью примерно 100-150мкс модельного времени в секунду, на машине с i7-4770. ModelSim как симулятор, конечно, медленный, но и очень навороченный, времянки выполнения отдельных команд можно и на нем вполне посмотреть.
Мне кажется что было бы интересно иметь не симулятор вентильной модели, а исполнитель микрокода, возможно с какой-то отладкой, потому что пока полностью микрокод перевести в осмысленный вид (например как для LSI-11) не получается, с этим надо будет еще плотно разбираться.
Последний раз редактировалось Vslav; 08.03.2015 в 12:43.
Только для той тактовой частоты, на которой велось тестирование и которая используется в качестве значения по умолчанию ( 5.3 МГц для ВМ1 и 8.3 МГц для ВМ2 ).
Полностью синхронная модель версии Rev11G
Убрались все латчи и модель теперь полностью синхронная. В Cyclone 3C16-8 только один процессор+таймер+регистры 1777xx занимают 1930 ячеек, около 600 триггеров, используется единая тактовая частота и теоретически (пока только по отчету TimeQuest) изделие может работать на частоте 75МГц в самом медленном кристалле. Или более 100МГц в самом быстром.
Шина Qbus все еще сохранена и в тестовом проекте просто выведена на внешние выводы FPGA. Видно что на данный момент самым развестистыми являются мультиплексоры шины данных и шин АЛУ. Перевод на Wishbone немножко разгрузит мультиплексор шины данных, ну и есть идеи применить внутренние блоки ОЗУ для регистрового файла и генератора констант, то есть граничная частота должна еще подрасти.
Ну что, надо написать модуль памяти ROM/RAM для Qbus и пробовать в отладочную плату уже заливать.
Последний раз редактировалось Vslav; 09.03.2015 в 19:58.
С уважением слежу за развитием проекта, но сбивает с толку наименование архива, которое до сих пор осталось 11f.
Прошу прощения, это у меня ссылочный кретинизм. Ссылку поправил.
Если ссылка нерабочая, то не стесняйтесь - заходите на u.zeptobars.ru - там все материалы доступны для скачивания.
PS. На Циклоне-3 с индексом -6 уже обещается работать на 100МГц и видны еще узкие места, будем допиливать
Полностью синхронная модель версии Rev11H
Многое пооптимизировал с полным сохранением потактовой совместимости машины исполнения микрокода. Проект усох с начальных 2700 ячеек для асинхронной модели, до текущих 1430. При этом примерно 580 ячеек занимает собственно мтарица микрокода. Регистровый файл упаковался в блок M9 (по ключику компиляции), далее в этот же блок будут закинуты константы для генератора констант и векторов - еще ячеек немножко сэкономится. Частота стабильно 80+ МГц, самым узким местом уже являются цепи сопряжения с Qbus, которые при переходе на Wishbone выкинутся.
Синхронная модель c Qbus версии 1.2J
Разобрался с предварительным извлечением инструкций - иногда ВМ1 запускает транзакцию чтения инструкции раньше. Также выяснилось что RTT обрабатывает начало следующей инструкции в микрокоде особым способом - извлекает код следующей инструкции в промежуточный регистр (он же и для префетча инструкций используется) и запускает ее обработку без проверки матрицы прерываний, то есть как бы подменяет первый микроцикл обработки инструкций, в котором извлечение опкода и проверка прерываний.
Еще немного пооптимизировалось по скорости и уперлось в быстродействие функции АЛУ, на самом медленном Циклоне III получилось 98МГц при 0С. Возможно еще получится что-то сделать, надо выделять отдельно сумматор чтобы заставить Quartus использовать арифметический режим работы ячеек, вдруг поможет поднять скорость еще немного.
Есть еще пара узких мест, но при их оптимизации немножко теряется фазовая совместимость с оригиналом, поэтому пока оставляю так.
Следующий этап - переход на Wishbone и тестирование в "железе".
Может быть посоветуете как с таймером ВЕ1 поступить?
Сейчас делаю у процессора два режима - Full Speed и Slow Speed, первый это работа на полной тактовой (~100мГц), без всяких пауз, типа "турбо". Второй режим встраиваю сразу в модуль, предназначен для точной тактовой эмуляции работы на оригинальной медленной частоте (<5МГц). Вот вопрос в том, должен таймер сохранить медленное тактирование в режиме Full Speed или нет. Софт как рассчитан? Что таймер тикает с определенным периодом, или что таймер привязан к процессорной частоте ядра?
ВЕ-таймер использовался ИМХО только в King's Valley, там и копайте.
bk0010.spb.ru
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием