ПЛИС и всё что с ними связано

[vlad]

LeoN65816, интересно, а чем ты руководствовался, когда вынес сигналы R,G,B из блока?

[Advertiser]

[LeoN65816]

Первый вариант - это первый, тестовый код.
Наконец-то приступил к реализации мечты. АГАТ-9 умеет в родном/нативном режиме дисплейного контроллера 2 текстовых и 4 графических режима отображения с одним пиксельклоком, и в режиме APPLE один текстовый плюс два графических (и один смешанный) с другим пиксельклоком.
Именно поэтому выношу бланк отдельно, и именно поэтому планирую каждый режим описывать также в каждом отдельном always.

[vlad]

Именно поэтому выношу бланк отдельно, и именно поэтому планирую каждый режим описывать также в каждом отдельном always.

Попробуйте использовать мультиплексор для RGB. Т.е. коммутируя сигналы r1,g1,b1 с r2,g2,b2 от разных блоков например.

[bigral]

Как ты умудрился работать с одним регистром в разных always блоках?

у этих always блоков ОДИНАКОВОЕ УСЛОВИЕ, я всегда думал что компилер сольет их содержимое в один, (если это не так то можно тогда предположить что они начинают срабатывать в разные моменты а это по-моему уже нонсенс)

короче как по мне дак не должно гавкать, тем более такими абсолютно мутными сообщениями

[LeoN65816]

Просьба №2: дайте, пожалуйста, ссылочку на пример в Verilogе эмуляции ПЗУ/ОЗУ в FPGA и как "прикошачить" образ ПЗУ к нему в квартусе?
Заранее спасибо.

[HardWareMan]

у этих always блоков ОДИНАКОВОЕ УСЛОВИЕ, я всегда думал что компилер сольет их содержимое в один, (если это не так то можно тогда предположить что они начинают срабатывать в разные моменты а это по-моему уже нонсенс)

А по барабану. Это разные always блоки, даже если у них одинаковые сигналы чувствительности. И вот эта ошибка про это и говорит:

короче как по мне дак не должно гавкать, тем более такими абсолютно мутными сообщениями

Должно - не должно, есть стандарт и его следует придерживаться.

[vlad]

пример в Verilogе эмуляции ПЗУ/ОЗУ в FPGA

http://www.hirokinakaharaoboe.net/pd...utorial_14.pdf

[LeoN65816]

vlad, огромнейшее спасибо!
Может еще кто подскажет... Нужно асинхронное однопортовое ROM.

PS. Йоу! Теперь я знаю японский!

[OrionExt]

Просьба №2: дайте, пожалуйста, ссылочку на пример в Verilogе эмуляции ПЗУ/ОЗУ в FPGA и как "прикошачить" образ ПЗУ к нему в квартусе?.

Да тут все просто. Даже я …. Не надо паровоз изобретать. Юзаем макросы в Quartus II.

Может еще кто подскажет... Нужно асинхронное однопортовое ROM.

А тут проблемы. Вся эта технология FPGA и т.д. Заточена на синхронную работу. Мои мозги до сих пор не могут к этому адаптироваться. Надо работать над собой(о себе))

- - - Добавлено - - -

А чем не устраивает ПЗУ от Quartus II. Смотрим визарт) Там много чего полезного есть (Quartus II). Особенно на старте. vlad, указал направление. Хоть и на японском (короче иероглифы)

[LeoN65816]

Дык, я всеми конечностями за максимальную синхронность проектов!
Только в данном учебном демонстрационном проекте каскадирование двух синхронных ромов (один ром на образ текстовой страницы и второй на знакогенератор) дают задержку на два такта и портят всю малину. Получится картинка с обрезанными двумя столбцами точек справа и с "левыми" двумя столбцами точек слева...