Выложил свой верилог АПУ RP2A03(7) на гит, ссылка на репозиторий тут: https://github.com/andkorzh/RP2A03-7-
Представляет собой мультисистемный дизайн, содержит в себе как NTSC, так и PAL тайминги, переключение осуществляется пином (PAL). Скоро думаю добавлю еще делитель клока для Денди (Сlk/15). Все PLA упакованы в блоки M4K (M9K) c соответсвующими файлами инициализации. Частоты для клока классические 21.477 МГц и 26.601 МГц . Каналы имеют непосредсвенный выход каждого и отдельный выход суммированных SQA, SQB, TRIA, NOISE. Планирую заняться проектированием платки заменителя APU, для использования в родном окружении.
Ответить с цитированием