Видеоконтроллер Пентагона

[Northwood]

А если процессору надо обратиться на 3-м или 4-м такте этого цикла? Тогда по идее должно быть ещё так:
в)
1 такт - видеоконтроллер читает пиксели
2 такт - видеоконтроллер читает атрибуты
3 цикл - Z80 обращается к ОЗУ
4 такт - видеоконтроллер читает пиксели

и г)
1 такт - видеоконтроллер читает пиксели
2 такт - видеоконтроллер читает атрибуты
3 такт - видеоконтроллер читает пиксели
4 цикл - Z80 обращается к ОЗУ

Варианты в) и г), это производные вариантов а) и б). Я просто не описывал варианты, когда процессор вообще не обращается к ОЗУ или обращается не каждый цикл. Если внимательно посмотреть на схему, то можно увидеть, что доступ к ОЗУ переключают 2 триггера на 1533ТМ2, которые выполняют роль делителей частоты на 2. 1-й переключает "Процессор / видеоконтроллер", а второй переключает, что читать видеоконтроллеру - "Пиксели / атрибуты". Делитель частоты на 1-м триггере активируется процессором запросом доступа к ОЗУ. Когда 1-й триггер отдаёт доступ процессору, он останавливает 2-й триггер. Даже если Z80 постоянно будет требовать доступ к ОЗУ, оно всё-равно будет доступно процессору и видеоконтроллеру попеременно, за счёт 1-го триггера. Если процессор не обращается к ОЗУ, делитель на 1-м триггере останавливается, предоставляя ОЗУ полностью видеоконтроллеру. Как только процессор активировал линию MREQ, при отсутствии активности на линии RFSH, тут же переключается делитель на 1-м триггере, отдавая ОЗУ процессору. Но во время следующего такта 1-й триггер в любом случае переключается на доступ видеоконтроллеру.

Сам же процессор Z80 построен таким образом, что он ни при каких обстоятельствах не требует ОЗУ 2 такта подряд. Через каждый такт процессор активирует линию RFSH для регенерации ОЗУ. Но этот режим заблокирован схемой Пентагона - когда активируется линия RFSH, останавливается делитель частоты на 1-й триггере, переключаясь в исходное состояние - на доступ видеоконтроллеру.

Для чтения кода операции, требуется 4 такта, но из них к памяти нужно обратиться только 1 раз, чтобы прочитать 1 байт кода операции.
Для чтения данных, требуется 3 такта, но из них к памяти тоже нужно обратиться только 1 раз, чтобы прочитать или записать 1 байт данных.
Остальные такты АЛУ процессора выполняет свою внутреннюю работу. Само чередование режима регенерации с основной работой с ОЗУ заложено логикой работы самого процессора. И она полностью совпадает с логикой работы 1-го триггера на ТМ2. А поэтому и не требуется WAIT.