Новый реверс Вектора 06Ц.01 и возможная реинкарнация

[megov]

Если сравнить с двумя 155РУ2, то разница по площади вряд ли большая.

Две РУ2 мне нравятся больше, поскольку при разводке можно растащить корпуса, если это будет необходимо. Я когда фикс для длины синхроимпульса делал специально набрал 74LVC1G74 и 74LVC2G00DCU в VSOP8, что позволило разместить 2 триггера заменяемой D3(ТМ2), 4 NAND и 2 триггера укоротилки/задержки и 14 ног мезонина на площади в полтора DIP14.

Попробовал посмотреть в других местах - тоже только РУ5 и 7.

Поиск находит только в таких странных местах, как таблицы аналогов в журналах соцлагеря, типа Amaterske Radio за 1986 и румынский Tehnium 9/83. Понятно, что может быть из разряда легенд.
Однако оригинальная SN5489 должна существовать, где-то у меня был Fairchildовский каталог начала 80х - надо посмотреть. Доставаемость, правда нулевая будет.

Вот и возвращаемся к тому, что для LUT палитры ничего мелкого и нет. Еще одну CPLD городить неохота и выигрыша по месту не даст. РУ2 - наше всё.

[Advertiser]

[LeoN65816]

А вот 133РУ2 уже лучше, только найти их,

Дык, это же серия-военка, где ж ты её возьмешь?

Вот и возвращаемся к тому, что для LUT палитры ничего мелкого и нет.

Исчо 531РУ8, SN74189.

[ivagor]

Исчо 531РУ8, SN74189.

Выходы не с ОК, придется менять схему и дополнительно что-то приделывать.

[Improver]

Выходы не с ОК

Выходы с ОК на 530РУ2 и 531РУ9 (оно же 74289), но не вижу смысла менять шило на мыло, если 155РУ2 такие же и по характеристикам, и по размерам, и по цене. Да и 155РУ2 всё же легче найти, мне кажется.

Есть ещё варианты статической памяти с двумя независимыми входами и выходами (и для данных, и для адреса), можно было бы поставить, полностью разделив вывод графики и программирование палитры, но что-то их найти сейчас не могу... Да и стоят дорого, как я помню.

[ivagor]

531РУ9

Странно, что хотя бы про нее никто не упомянул.

- - - Добавлено - - -

варианты статической памяти с двумя независимыми входами и выходами (и для данных, и для адреса), можно было бы поставить, полностью разделив вывод графики и программирование палитры, но что-то их найти сейчас не могу

Из советского ретро 1802ИР1, их даже использовали кое-где для палитры. Но выход не ОК и противоречит направленности megov на сокращение площади платы.

[Improver]

Но выход не ОК и противоречит направленности megov на сокращение площади платы.

Сокращение платы, может, и полезно, но не повлияет на размеры корпуса Вектора. Ещё можно глянуть схему Вектора-Турбо, там "палитра" собрана на IS61C256+74ALS245 (и ЦАП на ADV7120)...

И ещё по поводу выходов с ОК: они совсем не обязательны, я собирал видео-ЦАП и по классической схеме, но без ОК, и по схеме R2R и всё работало без заметных искажений в цветопередаче на изображении.

[Improver]

Из советского ретро 1802ИР1, их даже использовали кое-где для палитры.

Нашёл... Не советское ретро, но похоже на 1802ИР1, я имел в виду вот такую память: CY7C131. Данные там на 8 бит, значит одного чипа хватит, быстродействие превосходное, и корпус можно выбрать компактный, типа plcc или pqfp...

[megov]

Ох вы тут и понаписали...
Но вкину ортогонально:



Эта хрень умеет быть поллинейкой РУ6 (3бита из проводочков и один в панельке снизу).
Посему - чипы с совмещенными DI/DO, а такие все, кроме олдовых однобитных, должны нормально работать в Векторе.

Поллинейкой - ибо DRAM 4х биный, а у меня только одна линейка РУ6 а панельках.
Но, в целом, есть прямая дорога набрать стандартную память их 4x30 пин simm или 1x72 пин simm с совмещенными DI/DO
(а там их нет раздельных by design!).

Первый вариант, понятно - не вариант. второй - возможен. Но, коллеги, давайте себе не врать! У нас 32х битная машина!
А то, что там проц ковыряется в 8 битах, ну, то такое..

НО. Наставить 512k статики и в RAM и в кваз - вне конкуренции.

[megov]

Ковыряю понемногу реинкарнацию. Проблем пока две.

1. Сильно хочется уйти от x32 организации памяти к x8, на худой конец к x16. Но при x8 стандартный 60-70ns DRAM в принципе не лезет в тайминги, отведенные для доступа видеоадаптера. У "средних" РУ6 задержка от спада /CAS до данных в паспорте 120ns, поэтому 4 обращения в x8 DRAM точно не влезут. С x16 можно повоевать. Поэтому пока двинулся в другом направлении - использовать емкую, но небыструю SRAM 512Kx8 с 55ns с прицелом в ней же и кваз разместить. Впритык в окно доступа видеоадаптера 4 обращения влезают, пока в симуляции в ModelSim. Обращения будут сопровождаться 4мя latch сигналами, разнесенными во времени, почти также как защелкиваются сейчас все 4 ИР13, но не одновременно. Для выравнивания, 3 из 4х байт будут временно защелкиваться в промежуточных регистрах, как пример - защелкивание атрибута знакоместа в спектрум-совместимых, только тут ждать надо меньше - до окончания выборки всех 32 бит. Данные четвертой страницы сохранять не надо, по четвертому стробу все будет писаться в выходные сдвиговые, но уже не ИР13, а 74HC165PW. Пока, в теории, схема выглядит правдоподобной. Отвечаю, зачем такие извращения:
- планирую уместиться в EPM7128S, что ограничивает меня и по ячейкам и по пинам, регистры в синтезе особенно дороги. Посему, все регистрово-простое, что можно вынести в отдельные корпуса, я вынесу. И даже не буду в синтез вносить, как например пиксельные сдвиговые, они изначально планировались на отдельных чипах, отдавать >=32 ячеек из 128 за такое я не готов.
- x8 занимает меньше места и отпадает необходимость в выходном демультиплексоре на КП2 до CPU.
Где есть резервы:
- мастер клок у меня 48МГц, чтобы иметь возможность уплотниться где надо или подвинуть сигналы (а 3 RC цепочки в стандартной схеме есть - на CPU клоке, на сбросе PSW и на 512 точках растра).
- не пытаться впихнуть кота в коробку, забить на кваз и поставить любые Cache SRAM x8 с доступом 10-25ns. Необходимости в защелках перед пиксельным сдвигом это не отменяет, но с таймингами становится проще.

2. Переход от DRAM к SRAM помогает во временной области, за RAS/CAS можно спокойно 2 обращения сделать, а с учетом меньшего времени доступа SRAM чипов, то и все 4. Но грабли начинаются в другом - во входном адресном мультиплексоре. Если его делать в CPLD, то туда надо завести 16 линий адреса CPU + 8 линий начала экрана ВВ55 на входы счетчиков скроллинга и вывести 8 бит мультиплексированной шины адреса памяти. Итого 32 бита и 32 пина CPLD из 84х. Это с учетом того, что все видеосчетчики внутри CPLD, как и задумывалось. Для SRAM выводить обратно надо все 16 бит адреса и ноги CPLD становятся узким местом. Да можно сэкономить 2-3 пина, поскольку убираются /CAS0-CAS3 + /CASE, но для адресации кваза добавляются еще 3 бита адреса, формируемых между основной памятью и страницами кваза. Пока промежуточное решение - вытащить входной адресный мультиплексор в логику (SN74CBT16233DGVR), а резерв в CPLD придержать, еще не делались дешифраторы IO, логика кваза и всякое остальное.
* SN74CBT16233DGVR под вопросом, он конечно прикольный и все-в-одном, но по разводке будет проще 4шт КП11 в TSSOP-16 применить (да, я знаю, что родных КП11 в TSSOP нет, но мы все же поняли, да?).

Напоминашки:
- не надо спрашивать "зачем" и искать коммерческую или иную целесообразность. Все, что я делаю - это just for fun. Вектор-06Ц был моим первым компом.
- хоть и паяльник я держать умею с детства, но на жизнь зарабатываю я написанием кода. Посему и тут и там могу быть некомпетентен.
- цель проекта сделать современную реплику Вектора. Не программную эмуляцию (с этим коллеги преуспели), не синтез всего в FPGA (привет первопроходцу @svofsky), а просто милый маленький девайс. Типа iMac. В цельной алюминиевой коробке.

PS: Невзначай появилось имя проекта. Неоригинальное, но на силксринах уже отпечатанное: Vector06c-Neo.
PS2: Коллеги, у кого нибудь есть в читаемом виде сканы наших даташитов на РУ6/РУ5/РУ7 с диаграммами и таблицами таймингов? Все что находится либо пережато и нечитаемо, либо новодел pdfный из 2х страничек к которому доверия никакого. Заранее, спасибо!

- - - Добавлено - - -

CY7C131-15JC. Данные там на 8 бит, значит одного чипа хватит, быстродействие превосходное, и корпус можно выбрать компактный, типа plcc или pqfp...

Все, конечно, здорово... но! У меня есть CY7C131E-55JXI в PLCC52. Да, прикольно. Да SRAM и двухпортово. Но на этой площади 2x 155РУ2 точно уместятся, толкаться не будут и доп. согласования не попросят.
Не, чипы прикольные, я не спорю, но они не про то.
А вот на них сделать non-wait шлюз с "программным арбитражем и семафорами" ("с блек-джеком и дамами с пониженной социальной ответственностью" (c) Bender@Futurama) - это интересно.
А с другой стороны подвесить можно всякое. GPU например на FT812, как коллега TSLabs сделал с ZX-Evo.

[svofski]

Может быть можно память организовать на 30-пиновых SIMM-модулях?