ivagor, кажется я ошибся, и скважность можно подстраивать более точно.
Нужно повесить два выхода Si5351 на один (внутренний) PLL. На эти два выхода лог. элемент 2И.
Можно задавать начальное смещение фазы выходного сигнала с точностью до 1/4 периода Vco (это частота внутреннего PLL, допустимые пределы 600..900 МГц).
Значение смещения 7-битное, т.е. от 0 до 127.
Получается при частоте PLL = 600 МГц, смещение выходных частот друг относительно друга от 0 до (1000/600/4) * 127 = 52,9 нс.
Длительность положительного импульса на частоте 5 МГц = 1000/5.2 = 100 нс. Т.е. коэффициент заполнения можно довольно плавно уменьшать до (100-52,9)/200 = ~0,25.

P.S. Это всё теория, на практике подобного не делал.