Особенности процессоров и устройств архитектуры PDP-11. Тесты. Диагностика.

Вид для печати

Показывать 40 сообщений этой темы на одной странице

30.10.2014, 12:59
form

Цитата:

Сообщение от Titus

Ничего не понял) Как на этих машинах с помощью трапов считывать и устанавливать регистр флагов?

Устанавливать собственно вообще можно (и нужно) SEx/CLx командами - приоритет же нам не важен (да и не сможем мы его вот так тупо изменить всегда даже в рамках RT-11). А читать - по-моему очевидно:

Код:

; MFPS R0 TRAP 0 TRAPV: CLR R0 BISB 2(SP),R0 RTI

---------- Post added at 15:59 ---------- Previous post was at 15:56 ----------

Ну или другой вариант - делать патчи на ходу как в BSTRAP от RT-11 -- это быстрее с точки зрения скорости выполнения, но муторнее в реализации.
30.10.2014, 13:02
Titus

Цитата:

Сообщение от form

Устанавливать собственно вообще можно (и нужно) SEx/CLx командами - приоритет же нам не важен (да и не сможем мы его вот так тупо изменить всегда даже в рамках RT-11). А читать - по-моему очевидно:

Код:

; MFPS R0 TRAP 0 TRAPV: CLR R0 BISB 2(SP),R0 RTI

А... со стека брать) Но это уже не то немного, придется все тесты переделывать) Пока что задачи такой не стоит, стоит задача сделать тест для ВМ2.

---------- Post added at 14:02 ---------- Previous post was at 14:00 ----------

Цитата:

Сообщение от form

Ну или другой вариант - делать патчи на ходу как в BSTRAP от RT-11 -- это быстрее с точки зрения скорости выполнения, но муторнее в реализации.

Вы напрасно оперируете такими терминами без разжевывания, как BSTRAP и т.д. Я ничего кроме процессора не знаю, и все эти системные термины от RT-11 для меня филькина грамота)
30.10.2014, 13:09
form

Цитата:

Сообщение от Titus

придется все тесты переделывать

Да уж, в двух-трех местах заменить MFPS к примеру на TRAP 0, а MTPS на TRAP 1 (это если надо ставить из регистра) или прямые команды - это ух какая переделка ;)

Цитата:

Сообщение от Titus

меня филькина грамота

В двух словах, пишется MFPS R0, NOP а в начале программы проверяется наличие команды MFPS и если ее нет - код заменяется на "MOVB @#177776,R0"... Такой вариант, понятно не полностью переносим и будет работать только в реальном RT-11 для невиртуальных заданий.
30.10.2014, 15:51
Patron

В архиве TDIV+.zip :

TDIV3.SAV - дополнительный тест деления с переполнением для процессора 1801ВМ3.

Пример работы на PDP-11/83:

Код:

.RU TDIV3 PSW[000] ; R0[100000] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000001] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000001] PSW[000] ; R0[100000] ; R1[000000] ; R2[177776] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000006] ; R2[177774] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000006] PSW[000] ; R0[100000] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000000] ; R2[000002] >>> DIV R2,R0 >>> PSW[012] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000006] ; R2[000004] >>> DIV R2,R0 >>> PSW[012] ; R0[100000] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[177776] >>> DIV R2,R0 >>> PSW[002] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[177774] >>> DIV R2,R0 >>> PSW[000] ; R0[077776] ; R1[177776] PSW[000] ; R0[177776] ; R1[000006] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[000002] >>> DIV R2,R0 >>> PSW[012] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[000004] >>> DIV R2,R0 >>> PSW[010] ; R0[100002] ; R1[177776] PSW[000] ; R0[000001] ; R1[000006] ; R2[177777] >>> DIV R2,R0 >>> PSW[012] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[177776] >>> DIV R2,R0 >>> PSW[012] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[177774] >>> DIV R2,R0 >>> PSW[010] ; R0[137777] ; R1[000002] PSW[000] ; R0[000001] ; R1[000006] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[000002] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[000004] >>> DIV R2,R0 >>> PSW[000] ; R0[040001] ; R1[000002] .

TDIV4.SAV - дополнительный тест деления на 0 и деления нечётного регистра для Эл.85 :

Код:

.RU TDIV4 PSW[000] ; R0[177777] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[177777] ; R1[177774] PSW[000] ; R0[000000] ; R1[177773] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[000000] ; R1[177773] PSW[000] ; R0[000000] ; R1[000002] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[000000] ; R1[000002] PSW[000] ; R0[000001] ; R1[000002] ; R2[000004] >>> DIV R2,R1 >>> PSW[002] ; R0[000001] ; R1[000002] PSW[000] ; R0[000001] ; R1[000002] ; R2[000010] >>> DIV R2,R1 >>> PSW[000] ; R0[000001] ; R1[000002] PSW[000] ; R0[000000] ; R1[000004] ; R2[000004] >>> DIV R2,R1 >>> PSW[002] ; R0[000000] ; R1[000004] .
30.10.2014, 16:14
MiX

Вложений: 1

Тест Эл.85
30.10.2014, 16:20
MiX

Тест ВМ3

Код:

.RUN TDIV3 PSW[000] ; R0[100000] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000001] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000001] PSW[000] ; R0[100000] ; R1[000000] ; R2[177776] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000006] ; R2[177774] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000006] PSW[000] ; R0[100000] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000000] ; R2[000002] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000000] PSW[000] ; R0[100000] ; R1[000006] ; R2[000004] >>> DIV R2,R0 >>> PSW[002] ; R0[100000] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[177776] >>> DIV R2,R0 >>> PSW[002] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[177774] >>> DIV R2,R0 >>> PSW[000] ; R0[077776] ; R1[177776] PSW[000] ; R0[177776] ; R1[000006] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[000002] >>> DIV R2,R0 >>> PSW[002] ; R0[177776] ; R1[000006] PSW[000] ; R0[177776] ; R1[000006] ; R2[000004] >>> DIV R2,R0 >>> PSW[010] ; R0[100002] ; R1[177776] PSW[000] ; R0[000001] ; R1[000006] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[177776] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[177774] >>> DIV R2,R0 >>> PSW[010] ; R0[137777] ; R1[000002] PSW[000] ; R0[000001] ; R1[000006] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[000002] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000006] PSW[000] ; R0[000001] ; R1[000006] ; R2[000004] >>> DIV R2,R0 >>> PSW[000] ; R0[040001] ; R1[000002]
30.10.2014, 17:31
Patron

Пока яснее не стало.

Для продолжения тестирования - в архиве TDIV++.zip :

TDIV5.SAV - дополнительный тест деления с переполнением для процессора 1801ВМ3.

Пример работы на PDP-11/83:

Код:

.RU TDIV5 PSW[000] ; R0[177777] ; R1[177777] ; R2[177777] >>> DIV R2,R0 >>> PSW[000] ; R0[000001] ; R1[000000] PSW[000] ; R0[177777] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[177777] ; R1[000000] PSW[000] ; R0[177777] ; R1[000001] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[177777] ; R1[000001] PSW[000] ; R0[177777] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177777] ; R1[000000] PSW[000] ; R0[177777] ; R1[000001] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177777] ; R1[000001] PSW[000] ; R0[000001] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000000] PSW[000] ; R0[000001] ; R1[000001] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000001] PSW[000] ; R0[177774] ; R1[000000] ; R2[177774] >>> DIV R2,R0 >>> PSW[002] ; R0[177774] ; R1[000000] PSW[000] ; R0[177774] ; R1[000001] ; R2[177774] >>> DIV R2,R0 >>> PSW[002] ; R0[177774] ; R1[000001] PSW[000] ; R0[177774] ; R1[000000] ; R2[000004] >>> DIV R2,R0 >>> PSW[012] ; R0[177774] ; R1[000000] PSW[000] ; R0[177774] ; R1[000001] ; R2[000004] >>> DIV R2,R0 >>> PSW[012] ; R0[177774] ; R1[000001] PSW[000] ; R0[100001] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100001] ; R1[000000] PSW[000] ; R0[100001] ; R1[100001] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100001] ; R1[100001] PSW[000] ; R0[100001] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[100001] ; R1[000000] PSW[000] ; R0[100001] ; R1[100001] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[100001] ; R1[100001] PSW[000] ; R0[077777] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[012] ; R0[077777] ; R1[000000] PSW[000] ; R0[077777] ; R1[077777] ; R2[177777] >>> DIV R2,R0 >>> PSW[012] ; R0[077777] ; R1[077777] PSW[000] ; R0[077777] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[077777] ; R1[000000] PSW[000] ; R0[077777] ; R1[077777] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[077777] ; R1[077777] .

TDIV6.SAV - дополнительный тест деления на 0 и деления нечётного регистра для Эл.85 :

Код:

.RU TDIV6 PSW[000] ; R0[177773] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[177773] ; R1[177774] PSW[000] ; R0[177777] ; R1[177773] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[177777] ; R1[177773] PSW[000] ; R0[000001] ; R1[000002] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[000001] ; R1[000002] PSW[000] ; R0[177777] ; R1[000002] ; R2[000010] >>> DIV R2,R1 >>> PSW[000] ; R0[177777] ; R1[000002] PSW[000] ; R0[000004] ; R1[000002] ; R2[000020] >>> DIV R2,R1 >>> PSW[000] ; R0[000004] ; R1[000002] PSW[000] ; R0[000000] ; R1[000002] ; R2[000040] >>> DIV R2,R1 >>> PSW[000] ; R0[000000] ; R1[000002] .
30.10.2014, 17:44
MiX

Тест ВМ3

Код:

.RUN TDIV5 PSW[000] ; R0[177777] ; R1[177777] ; R2[177777] >>> DIV R2,R0 >>> PSW[000] ; R0[000001] ; R1[000000] PSW[000] ; R0[177777] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[004] ; R0[000000] ; R1[000000] PSW[000] ; R0[177777] ; R1[000001] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[177777] ; R1[000001] PSW[000] ; R0[177777] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[004] ; R0[000000] ; R1[000000] PSW[000] ; R0[177777] ; R1[000001] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[177777] ; R1[000001] PSW[000] ; R0[000001] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000000] PSW[000] ; R0[000001] ; R1[000001] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[000001] ; R1[000001] PSW[000] ; R0[177774] ; R1[000000] ; R2[177774] >>> DIV R2,R0 >>> PSW[004] ; R0[000000] ; R1[000000] PSW[000] ; R0[177774] ; R1[000001] ; R2[177774] >>> DIV R2,R0 >>> PSW[002] ; R0[177774] ; R1[000001] PSW[000] ; R0[177774] ; R1[000000] ; R2[000004] >>> DIV R2,R0 >>> PSW[004] ; R0[000000] ; R1[000000] PSW[000] ; R0[177774] ; R1[000001] ; R2[000004] >>> DIV R2,R0 >>> PSW[002] ; R0[177774] ; R1[000001] PSW[000] ; R0[100001] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100001] ; R1[000000] PSW[000] ; R0[100001] ; R1[100001] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[100001] ; R1[100001] PSW[000] ; R0[100001] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[100001] ; R1[000000] PSW[000] ; R0[100001] ; R1[100001] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[100001] ; R1[100001] PSW[000] ; R0[077777] ; R1[000000] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[077777] ; R1[000000] PSW[000] ; R0[077777] ; R1[077777] ; R2[177777] >>> DIV R2,R0 >>> PSW[002] ; R0[077777] ; R1[077777] PSW[000] ; R0[077777] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[077777] ; R1[000000] PSW[000] ; R0[077777] ; R1[077777] ; R2[000001] >>> DIV R2,R0 >>> PSW[002] ; R0[077777] ; R1[077777]
30.10.2014, 17:52
MiX

Вложений: 1

Тест Эл.85
30.10.2014, 18:45
Patron

Прояснилась ситуация с делением нечётного регистра процессором Эл.85 - старшее и младшее слово делимого копируются из указанного в команде нечётного регистра, результат деления помещается в соответствующий чётный регистр, а остаток - в указанный нечётный регистр.

Всё остальное требует дальнейшего тестирования.

В архиве TDIV+++.zip :

TDIV7.SAV - дополнительный тест деления с переполнением для процессора 1801ВМ3.

Пример работы на PDP-11/83:

Код:

.RU TDIV7 PSW[000] ; R0[177776] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177776] ; R1[000000] PSW[000] ; R0[177774] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177774] ; R1[000000] PSW[000] ; R0[177770] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177770] ; R1[000000] PSW[000] ; R0[177760] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177760] ; R1[000000] PSW[000] ; R0[177740] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177740] ; R1[000000] PSW[000] ; R0[177400] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[177400] ; R1[000000] PSW[000] ; R0[174000] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[174000] ; R1[000000] PSW[000] ; R0[140000] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[140000] ; R1[000000] PSW[000] ; R0[110000] ; R1[000000] ; R2[000001] >>> DIV R2,R0 >>> PSW[012] ; R0[110000] ; R1[000000] PSW[000] ; R0[110000] ; R1[000000] ; R2[070000] >>> DIV R2,R0 >>> PSW[012] ; R0[110000] ; R1[000000] PSW[000] ; R0[140000] ; R1[000000] ; R2[040000] >>> DIV R2,R0 >>> PSW[012] ; R0[140000] ; R1[000000] PSW[000] ; R0[174000] ; R1[000000] ; R2[004000] >>> DIV R2,R0 >>> PSW[012] ; R0[174000] ; R1[000000] PSW[000] ; R0[177400] ; R1[000000] ; R2[000400] >>> DIV R2,R0 >>> PSW[012] ; R0[177400] ; R1[000000] PSW[000] ; R0[177740] ; R1[000000] ; R2[000040] >>> DIV R2,R0 >>> PSW[012] ; R0[177740] ; R1[000000] PSW[000] ; R0[177760] ; R1[000000] ; R2[000020] >>> DIV R2,R0 >>> PSW[012] ; R0[177760] ; R1[000000] PSW[000] ; R0[177770] ; R1[000000] ; R2[000010] >>> DIV R2,R0 >>> PSW[012] ; R0[177770] ; R1[000000] .

TDIV8.SAV - дополнительный тест деления на 0 для Эл.85 :

Код:

.RU TDIV8 PSW[000] ; R0[100000] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[100000] ; R1[177774] PSW[000] ; R0[100001] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[100001] ; R1[177774] PSW[000] ; R0[110000] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[110000] ; R1[177774] PSW[000] ; R0[170000] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[170000] ; R1[177774] PSW[000] ; R0[177000] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[177000] ; R1[177774] PSW[000] ; R0[177700] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[177700] ; R1[177774] PSW[000] ; R0[177770] ; R1[177774] ; R2[000000] >>> DIV R2,R0 >>> PSW[007] ; R0[177770] ; R1[177774] .

Показывать 40 сообщений этой темы на одной странице