Реверс-инжиниринг Z80

Цитата:

---

Сообщение от HardWareMan

Titus, а почему Z80 опкод защёлкивает по спаду такта, а данные (аргументы и прочее) по фронту (так же, как и ВМ80)? С чем связано такие различие в циклах внешней шины?

---

До чтения аргументов из памяти еще не дошел. Как дойду, расскажу.

А вот до записи в память дошел уже на примере базовых команд типа LD (dd),r.

Интересно, что все 3 последних такта команды (цикл M4) посвящены записи байта в память.
Причем, цикл записи длится значительно дольше (2.5 такта после выставления адреса), чем цикл чтения (1.5 такта после выставления адреса).
Не знаю, с чем это связано. Может считалось, что на заре компьютеров запись в память происходила медленнее, чем чтение?
Думаю, если бы на запись отвели не 2.5 такта, а 1.5, как и на чтение, то такие команды, как LD (dd),r занимали бы 6 тактов, а не 7.

Цитата:

---

Сообщение от HardWareMan

Titus, а почему Z80 опкод защёлкивает по спаду такта, а данные (аргументы и прочее) по фронту (так же, как и ВМ80)? С чем связано такие различие в циклах внешней шины?

---

Это связано с тем, что цикл чтения кода операции короче (1.5 такта), чем цикл чтения данных (2 такта). Поэтому и завершаются они в разных полутактах. А цикл чтения кода операции короче, как я думаю, из-за того, что в 4 такта надо было упихнуть и цикл чтения кода операции, и цикл регенерации памяти. На каждый из них пол-такта на установку адреса, и 1.5 такта на чтение. А в цикле чтения данных такого ограничения нет, поэтому, цикл и длиннее. Он мог бы быть 2.5 такта, но еще нужно пол-такта, чтобы сохранить результат, поэтому он длится 2 такта.

- - - Добавлено - - -

Кстати, вот еще одна веская причина при реализации на ПЛИС, по которой нельзя отказаться от тактирования внутренних блоков по фронту CLK, и по спаду. Раз даже внешние события могут происходить и по фронту, и по спаду CLK.

Не сходиться с ld a, (hl)

Цитата:

---

Сообщение от Deadly

Не сходиться с ld a, (hl)

---

Поточнее, что именно и с чем не сходится?

Твои слова с 6 тактами

- - - Добавлено - - -

Ты пишешь что чтение 1.5 тактов, а запись 2.5. и если бы запись была бы как чтение то команда ЛД (хл),а исполнялась 6 тактов, мб если ЛД а, (хл) исполнялась за 6, но нет она тоже исполняется за 7

Цитата:

---

Сообщение от Titus

Похоже, вот тут активно обсуждают баги Z80. Киньте им ссылку, если кто-то там зареган.

---

https://stardot.org.uk/forums/viewto...433901#p433901

Цитата:

---

Сообщение от Deadly

Ты пишешь что чтение 1.5 тактов, а запись 2.5. и если бы запись была бы как чтение то команда ЛД (хл),а исполнялась 6 тактов, мб если ЛД а, (хл) исполнялась за 6, но нет она тоже исполняется за 7

---

Верно, Z80 данные данные пишет и читает одинаково, в итоге 3 такта. Разница лишь в чтении опкода. Вот без учёта тактов ожидания:
https://i.postimg.cc/mk5rqb8V/image.png
PS Извините, запамятовал и перепутал фазы. Чтение опкода по фронту, чтение/запись данных по спаду. Инверсия от F2 ВМ80.

Цитата:

---

Сообщение от Deadly

Твои слова с 6 тактами

Ты пишешь что чтение 1.5 тактов, а запись 2.5. и если бы запись была бы как чтение то команда ЛД (хл),а исполнялась 6 тактов, мб если ЛД а, (хл) исполнялась за 6, но нет она тоже исполняется за 7

---

Это цикл чтения кода команды 1.5 такта. А цикл чтения данных 2 такта. Плюс пол-такта на запись результата в регистр. Цикл записи 2.5 такта, но эти последние пол-такта - это удержание данных на шине уже после снятия MREQ, чтобы сперва снимался MREQ, а потом данные. Итого, и LD A,(HL), и LD (HL),A выполняются за одинаковое время, за 7 тактов, с учетом дополнительных расходов.

Я все прекрасно понимаю, я лишь указал что в твоей логике прикол. Но ты его не увидел, по этому ладушки поехали дальше

Полистал книжечку по Verilog'у.

Чета вообще все просто, если не использовать ненужные навороты.
Соедени все линии assign'ом, поставь always-блоки на фронты тактирования, все.
Язык выглядит абсолютно простым.

Главное перевести всю схему с полностью синхронный формат сперва, что я попутно и делаю,
пока что на 100% сохраняя логическое соответствие оригиналу.

Но все равно в итоге придется уходить от Z-шин и проходных регистров, обьединяющих несколько шин.