ПЛИС и всё что с ними связано

А вообще нужно было брать PLCC84, хоть и дороже. Я бы тогда туда весь контроллер зафигачил, а так приходится регистры-защелки вынести в обычные 555ИР33 (3 штуки). Мало ног :( Кстати, всего 9 ячеек получилось занято. Я бы в 32 точно бы уложился, при таком раскладе.

И еще вопрос - а можно где-то посмотреть, как выглядит получившиеся схема "в целом", то есть как 74138 раскладывается на отдельные элементы и как все связывается. То есть как бы общую схематику после прохода компилятора? Или как она в VHDL преобразуется..
А то я только свою схему вижу, а вдруг у меня сигнал CS не соединяется с CS после дешифратора? Может я в CS русскую С поставил вместо латинской C?

я обычно все схемы на симуляторе встроенном прогоняю, там рисуешь времянку входных сигналов и смотришь расчетные осциллограммы выходных, ошибки быстро находятся

Цитата:

---

Сообщение от SpecialistMK87

я обычно все схемы на симуляторе встроенном прогоняю, там рисуешь времянку входных сигналов и смотришь расчетные осциллограммы выходных, ошибки быстро находятся

---

А где это? Я чет не могу найти... У меня квартус 9.1 sp2 WEB edition, без лицензий... Крякать надо?

Там есть RTL Viewer, в нем отображается реальная картина соединений.
По какому-нибудь сигналу кликни правой мышкой, в меню выбрать RTL...

Цитата:

---

Сообщение от Tronix

А где это? Я чет не могу найти... У меня квартус 9.1 sp2 WEB edition, без лицензий... Крякать надо?

---

крякать скорее всего не надо,
схема рисуется в редакторе схем, надо искать как переключиться в Simulator,
я Quartus'oм пользовался в режиме пользовательского интерфейса Max Plus, там несколько больших кнопок было, в том числе и вызов симулятора

Цитата:

---

Сообщение от SpecialistMK87

крякать скорее всего не надо,

---

Надо, без кряка компилить будит, но pof не запишет.

Хм... Распаял байтбластер на 1533АП5. То определяет, то определяет не правильно, то не определяет вообще. Ставлю блокировочный кондер 0,1мкф рядом с 1533АП5 - не определяет вообще никогда. Мистика какая-то.

Цитата:

---

Сообщение от Tronix

Хм... Распаял байтбластер на 1533АП5. То определяет, то определяет не правильно, то не определяет вообще. Ставлю блокировочный кондер 0,1мкф рядом с 1533АП5 - не определяет вообще никогда. Мистика какая-то.

---

Рекомендуют вообще-то ставить не 1533АП5 а импорт типа 74HC244.
И кстати у тебя ноутбук c LPT или стационарный системник. Просто у ноутбуков LPT какой то недоделанный, бластеры там видятся через раз, а то и вообще не видятся.

Цитата:

---

Сообщение от Mick

Рекомендуют вообще-то ставить не 1533АП5 а импорт типа 74HC244.
И кстати у тебя ноутбук c LPT или стационарный системник. Просто у ноутбуков LPT какой то недоделанный, бластеры там видятся через раз, а то и вообще не видятся.

---

Заменил на 555АП5 - все сразу поехало как по маслу. Зашился нормально без проблем. Мож 1533АП была не исправна, а мож нельзя ее ставить просто. В любом случае я ее уже не проверю, ибо расколол на две части когда выпаивал. Ну да и туда ей и дорога, из-за нее столько времени убил впустую :)

Комп - да, ноутбук, но на LPT у него я не жаловался. Например, на нем нормально работает Willem, LPT-AY, программатор РТ4-РТ5 и прочие самоделкины. С портом все нормально.

Хых, распаял ПЗУ на IDE контроллер, работает. Альтера нормально дешифрует адрес. Теперь запаяю регистры и можно хард пробовать подцепить...

Цитата:

---

Сообщение от Tronix

А вообще нужно было брать PLCC84, хоть и дороже. Я бы тогда туда весь контроллер зафигачил, а так приходится регистры-защелки вынести в обычные 555ИР33 (3 штуки).

---

поверь - это не минус, а наоборот плюс - развязка с винтом. нагрузочная способность шин плисины очень маленькая. я, да и все остальные тоже, допустим специально оставил буферы на контроллер винта, когда разводил новый верх Профи 5.06. если 1533 серия не справляется с шлейфом IDE, что приходится ставить 555 серию, чтобы его прокачала, то что можно говорить о 3.3В выходах плисины. посмотри схему ZX-EVO. там тоже стоят буферы. в конце-концов если будет какая-то бяка на шине винта, то выгорит буфер за копейки, а не плисина.

Цитата:

---

Сообщение от solegstar

поверь - это не минус, а наоборот плюс - развязка с винтом. нагрузочная способность шин плисины очень маленькая. я, да и все остальные тоже, допустим специально оставил буферы на контроллер винта, когда разводил новый верх Профи 5.06. если 1533 серия не справляется с шлейфом IDE, что приходится ставить 555 серию, чтобы его прокачала, то что можно говорить о 3.3В выходах плисины. посмотри схему ZX-EVO. там тоже стоят буферы. в конце-концов если будет какая-то бяка на шине винта, то выгорит буфер за копейки, а не плисина.

---

Ну, во-первых я делаю на EPM7064S, поэтому сигналы у меня все-таки пяти вольтовые (надеюсь), ибо питаю ее от 5V.

Во-вторых, как тогда у пацанов на Xilix 3.3v XC9572XL 100pin работает? Ведь работает же как-то...

Да будет она работать без буферов, но... Держи про запас вторую плисину...
Лучше в таком случае прицеплять не винт, а CF-карту. С ней будет спокойней.

В общем спаял кое-как. Не работает. Точнее, так:
На XT 8088: когда винт стоит мастером - не определяет никогда. Когда винт стоит слейвом - иногда нормально детектит его (пишет правильно модель и отдает нормальные параметры), обнаруживает Boot sector, но после небольшой паузы либо Error loading operation system, либо, чаще - Non system disk or disk error, press any key for reboot... Хотя диск загрузочный, на нем установлена DOS 5.0. Пробовал два харда разных моделей. Поведение примерно одинаковое: мастером - нет детекта совсем, слейвом иногда детект, но на этом все.

На первопневой матери с iP233 MMX на борту: работает как часы o_O Хошь мастер хошь слейв, читает, пишет, DOS загружает, ну, прям как по маслу.

Мистика какая-то. Замучился уже... Ведь на IDE все (абсолютно все) сигналы идут через регистры ИР33 (у меня 74HC573). Альтера рулит только выбором микросхем (CS), выбором драйва мастер/слейв.. Че ей надо блин.

Tronix, попробуй поменять на LS (555) серию буферы. на древней мультяхе стоят именно они - http://zx-pk.ru/showthread.php?t=21356&page=7 . возможно с питанием проблемы, может на хт оно занижено?

Самый прикол, что я тоже думал про питание... Но я пробовал и пень и XT запускать от одного и того-же блока питания. На пне - работает, на XT - нет. Правда тестером я не мерял, но на ISA по идее же должно +5V сразу с БП идти.... Померю тестором, но сомневаюсь что от одного и того же БП могут быть разные напряжения по +5V

---------- Post added at 10:57 ---------- Previous post was at 10:02 ----------

1) Как запустить временной расчет прохождения сигналов? У мены Quartus 9.1 чото там говорит в варнингах, что типа он для данного девайса не знает временных интервалов...

2) Как в ПЛИС организоваать задержку? Я пробовал LCELL, в настройках отключил игнор LCELL... Но все равно я не знаю, как проходит сигнал - увеличивается время или нет.

Цитата:

---

Сообщение от Tronix

Как в ПЛИС организоваать задержку?

---

только триггерами и прочими счетчиками, тактируемые клоком.
Типа вот так, просто для понимания...

Код:

---

process(CLOCK)
begin
if (rising_edge CLOCK) then
shift(7 downto 0)<= shift(6 downto 0) & Input_signal;
end if;
end process;

Output_signal <= shift(7);

---

В схемном вводе можно использовать, к примеру, наш любимый регистр ТМ9 (74174),
замкнув его выходы со входами нижележащих разрядов. И по сигналу клока данные будут двигаться. А можно и обычный сдвиговый регистр, но это уже слишком банально :)

Еще бы знать, где эту задержку организовывать и надо ли задержку, а не наоборот, ускорять схему....

отпишу тут ,так как в теме о сборке спекки2010 уже все собрали платки и забили на них.А тут более тема подходит к квартусу и исходникам прошивок.
компилирую 64 версию квартус 9.1.

если по умолчанию делать компиляцию то выскакивает 59 варнингов.
Можно как то уменьшить кол-во Warning ?они меня напрягают :)
http://i.piccy_.info/i9/b1c53508c14f...omplyt_500.jpghttp://i.piccy_.info/a3/2014-06-27-0...89x341-r/i.gif[COLOR="Silver"]

если настройки cyclon такие :
выбираю вручную свой чип,тип корпуса,кол-во ног,спидгрейт.
Варнингов намного меньше сейчас (20 шт )
но есть 1 критический Critical Warning: Timing requirements not met

http://i.piccy_.info/i9/426cc868a911.../12334_800.jpghttp://i.piccy_.info/a3/2014-06-29-1...16x596-r/i.gif
при проверке так же все глючит.

Скрытый текст

Еще питание ядра должно быть 1,2в ,а у нас упрощенно до 1,24-1,25в

Код:

---

Warning (10540): VHDL Signal Declaration warning at speccy2010.vhd(29): used explicit default value for signal "JOY0_SEL" because signal was never assigned a value
Warning (10540): VHDL Signal Declaration warning at speccy2010.vhd(31): used explicit default value for signal "JOY1_SEL" because signal was never assigned a value
Warning (10541): VHDL Signal Declaration warning at speccy2010.vhd(136): used implicit default value for signal "memDataIn2" because signal was never assigned a value or an explicit default value. Use of implicit default value may introduce unintended design optimizations.
Warning (10541): VHDL Signal Declaration warning at speccy2010.vhd(138): used implicit default value for signal "memDataMask2" because signal was never assigned a value or an explicit default value. Use of implicit default value may introduce unintended design optimizations.
Warning (10036): Verilog HDL or VHDL warning at speccy2010.vhd(342): object "trdosFifoReadFull" assigned a value but never read
Warning (10036): Verilog HDL or VHDL warning at speccy2010.vhd(351): object "trdosFifoWriteFull" assigned a value but never read
Warning (10036): Verilog HDL or VHDL warning at ps2fifo.vhd(48): object "ps2_obf_o" assigned a value but never read
Warning: Inferred dual-clock RAM node "doubleByffer~35" from synchronous design logic.  The read-during-write behavior of a dual-clock RAM is undefined and may not match the behavior of the original design.
Warning: Inferred RAM node "fifo:U07|buff~27" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Inferred RAM node "ps2fifo:U06|fifo:U01|buff~14" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Inferred RAM node "ps2fifo:U05|fifo:U01|buff~14" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Inferred RAM node "fifo:U09|buff~19" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Inferred RAM node "fifo:U08|buff~19" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Inferred RAM node "ps2fifo:U05|fifo:U02|buff~13" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Inferred RAM node "ps2fifo:U06|fifo:U02|buff~13" from synchronous design logic.  Pass-through logic has been added to match the read-during-write behavior of the original design.
Warning: Output pins are stuck at VCC or GND
Warning: Design contains 1 input pin(s) that do not drive logic
Warning (15610): No output dependent on input pin "CLK_20_ALT"
Warning: No paths exist between clock target "pMemClk" of clock "clk84_pin" and its clock source. Assuming zero source clock latency.
Warning: Found 104 output pins without output pin load capacitance assignment
Warning: No paths exist between clock target "pMemClk" of clock "clk84_pin" and its clock source. Assuming zero source clock latency.

---

[свернуть]

Доброго времени суток!
Пытаюсь наваять на верилог переключалку клока для z80, мультиплексор вообщем- имеем 2 входа для частоты 3,5 и 7мгц, также имеем выход тактовой частоты и вход для выбора с какого входа подать частоту на выход.
В верилоге полный профан, нацарапал такой вот былокод:

Код:

---

module CLK_MUX(
 
 input wire  ONE_CLK,
 input wire DOUBLE_CLK,
 input wire Turbo,
 output reg CLK_CPU
);

       
       
        always @*
        begin
if (Turbo==1'b1)
        begin
CLK_CPU        <=        DOUBLE_CLK;
        end

else
        begin
CLK_CPU        <=        ONE_CLK;
        end

        end

        endmodule

---

Квартус компилирует с матюком, все вроде бы работает, но загрузка программ с кассетного входа чаще всего приводит к перезагрузке компа.
Тогда как при подключении клока напрямую к процу загрузка тех же программ происходит всегда на ура.
Подскажите пожалуйста коректный код для моей задачи.
Спасибо за внимание:D

По-моему, так лучше:
assign CLK_CPU = Turbo ? DOUBLE_CLK : ONE_CLK;
Но вообще, это тоже быдлокод, т.к. переключение Turbo хорошо бы синхронизировать с 7 МГц (DOUBLE_CLK), чтобы не было глитчей (Turbo через триггер пропустить). Надеюсь, что 3.5 и 7 МГц тоже синхронизированы ;)

Сделай клок 7Мгц. Это будет турбо.
А для обычной частоты используй тот же турбоклок, но через один импульс. Скважность изменится вдвое, зато всё останется синхронно по самые помидоры :)

Цитата:

---

Сообщение от Ewgeny7

Сделай клок 7Мгц. Это будет турбо.
А для обычной частоты используй тот же турбоклок, но через один импульс. Скважность изменится вдвое, зато всё останется синхронно по самые помидоры :)

---

Прикольное решение, а как это в verilog описать?

Верилог я умею читать, а вот писать....
Ну, поставь триггер, срабатываюий по спадающему фронту клока. Выход триггера - сигнал ENA для "ключа", через который идет клок на систему/процессор. Вот и всё.

---------- Post added at 23:03 ---------- Previous post was at 23:02 ----------

Для управления частотой подавай на ключ или единицу, пойдет чистое 7МГц, или сигнал с триггера, будет 3,5МГц.

Схема такая?

Цитата:

---

Сообщение от IanPo

Схема такая?

---

Чудесно, даже синхронное переключение предусмотрел.
Переложить на текстовый язык труда не составит.

reg Q;

always @(negedge DOUBLE_CLK)
Q <= Turbo | ~Q;

assign CLK_CPU = DOUBLE_CLK & Q;

Минус такого решения в том, что тактовый сигнал используется как данные.

Если он используется в небольшом числе приемников, то и фиг с ним.

Народ, вопрос на засыпку.
Какой MAX PLUS II или Qartus может программировать EPM7128EQC?

У меня MAX PLUS II как бы знает о них и компилит под них, но вот в программатор ихний о них не знает.

Цитата:

---

Сообщение от Mick

Какой MAX PLUS II или Qartus может программировать EPM7128EQC?

---

Возможно можно доустановить нужное с оф. сайта. http://www.altera.com/support/kdb/so...7000%20quartus

Цитата:

---

Сообщение от MVV

Возможно можно доустановить нужное с оф. сайта. http://www.altera.com/support/kdb/so...7000%20quartus

---

Вряд ли в Квактусе будет эта старая CPLD. Тут скорее всего надо искать полный MAX PLUS II

У нее же нет ISP.

Цитата:

---

Сообщение от Blade

У нее же нет ISP.

---

В смысле, а как ее тогда программируют.

В поисках в инете информации программирования древних CPLD, набрел на интресный ресурс http://matthieu.benoit.free.fr/120.htm
Это сайт о программаторе ALL-03, тоже похоже древнем, там и софт под DOS.
Но обратил внимание на то что там проскакивает инфа о программирвании EPM7032LC44. Помнится кто то говорил, что серию LC нужно програмировать специальным программатором. Так вот на этот программатор не только схемы есть, но и софт.
Так что, может кому пригодится.

Может не актульно но все же:
Случайно наткнулся на такой програматор "USB JTAG программатор MBFTDI"
http://marsohod.org/images/stories/b...di2_schema.png
Вроде как достаточно спаять и работает, ничего дополнительно прошивать не надо
Ну и большой ПЛЮС то что они написали нужные длл-ки для квартуса, от его видит и шиться можно сразу из него.
Может у кого уже есть что нить на этом чипе, можно было бы проверить, но думаю врать не будут, так как продвигают как дешевый аналог програматора для свои плат (также на ALTERA).
Также думаю это стоит учесть всем кто разрабатывает новые платы\клоны\девборды.

Цитата:

---

Сообщение от Sentenced

Итак, из всех перечисленных драйверов интересует нас PCIPPorts.sys, т.к. судя по названию, именно он отвечает за параллельный порт. Проверим его активность:

SERVICE_NAME: pcipports
TYPE : 1 KERNEL_DRIVER
STATE : 4 RUNNING
(STOPPABLE,NOT_PAUSABLE,IGNORES_SHUTDOWN)
WIN32_EXIT_CODE : 0 (0x0)
SERVICE_EXIT_CODE : 0 (0x0)
CHECKPOINT : 0x0
WAIT_HINT : 0x0


Активен, ура :) Вот именно его мы и впишем в "HKEY_LOCAL_MACHINE\SYSTEM\ControlSet001\Services\ AlteraByteBlaster" в поле "DependIOnService". Перезагрузка компьютера, и вуаля.

---

Уже несколько дней пытаюсь подружить Quartus II Programmer 14.0 -x64 (также пробовал 11.1sp1 - x86) c PCI LPT Moschip msc9865IV-AA, для которой скачал последние дрова от производителя от 2013 года, с поддержкой Win7/8 64bit.
ОС пробовал как Win7 64bit, так и Win8.1 64bit - результат одинакого неуспешный - "Kernel mode driver not installed".

Делал всё, как в инструкциях в инете:
1. После установки драйверов PCI LPT захожу в диспетчер устройств, порту присвоен номер LPT1, выбран пункт "Use any interrupt assigned to the port", далее смотрю информацию по драйверу, вижу среди используемых файл PCIPPorts.sys
2. Запускаю окно cmd с правами администратора, перехожу в папку bin установленного Quartus II Programmer, выполняю bblpt /i и получаю ошибку "Can't start Altera ByteBlaster service".
3. Захожу в regedit, в ветку HKEY_LOCAL_MACHINE\SYSTEM\ControlSet001\Service\Al teraByteBlaster, в поле DependOnService вместо ParPort пишу PCIPPorts. Кстати, везде в инете упоминается параметр DependIOnService, но у меня всегда после выполнения пункта 2 в реестр прописывается именно DependOnService, и никакого DependIOnService нету. Видимо, в инете опечатку все копипастят друг у друга?
4. Набираю в окне cmd строку

Код:

---

SC query PCIPPorts

---

и получаю информацию:

Код:

---

SERVICE_NAME: pcipports
TYPE : 1 KERNEL_DRIVER
STATE : 4 RUNNING
(STOPPABLE,NOT_PAUSABLE,IGNORES_SHUTDOWN)
WIN32_EXIT_CODE : 0 (0x0)
SERVICE_EXIT_CODE : 0 (0x0)
CHECKPOINT : 0x0
WAIT_HINT : 0x0

---

5. Рестартую компьютер, и ничего не меняется, по-прежнему в квартусе "Kernel mode driver not installed", и команда bblpt /i выдает мне ошибку "Can't start Altera ByteBlaster service"..

Как победить, может это вообще невозможно сделать под Win7/8 64bit ? Если ставлю на всём том же оборудовании WinXP 32bit, то все работает и квартус шьет ПЛИСины через LPT PCI.

Да всё нормально было у меня при установке PCI LPT платы при подключении Byte Blaster'а. См. инструкцию здесь. Сейчас я приобрёл USB Blaster. Надобность в плате отпала.

Ну собственно я всё так и делал - не работает и всё тут.

Цитата:

---

Сообщение от Woland

Ну собственно я всё так и делал - не работает и всё тут.

---

Ну тогда нужно было прочитать всю тему. Там у народа тоже не получилось под 64 разрядную винду плату запустить. Выход в этом случае один - покупать USB Blaster.

А вот и я с глупыми вопросами. Вопрос к гуру такой.

Имеем CPLD допустим EPM7064SLC84. В ней 4 логических блока A,B,C,D. Есть входы напряжения питания VCCINT, равное 5V, это понятно - типа как напряжение ядра.
А вот есть еще VCCIO, типа напряжение ввода вывода. Оно может принимать значения 3,3Vили 5V. Как я понимаю, VCCIO подается на каждый логический блок независимо от другого блока.

Так вот можно например на логический блок VCCIO подать 3,3V для реализации SD интерфейса, а на остальные блоки VCCIO подать 5V, для реализации других схем, например дешифраторов. Напряжение всей системы 5V.