До стека дело точно не доходит, прерываний то в специалисте нет. Еще раз напишу - запись, если она происходит, то происходит в цикле M2 команды HALT и именно в нем. Figure 2-11 HALT Timing на странице 2-14 мануала 1975 года.
Вид для печати
До стека дело точно не доходит, прерываний то в специалисте нет. Еще раз напишу - запись, если она происходит, то происходит в цикле M2 команды HALT и именно в нем. Figure 2-11 HALT Timing на странице 2-14 мануала 1975 года.
Вот именно. А PC++ делается во втором такте М1, при считывании опкода. Т.е. к М2 он уже будет следующим за HLT.Цитата:
Сообщение от ivagor
На картинке Figure 2-11 в строке A0-15 написано PC. Для сравнения Figure 2-8 - там PC-1, потом PC, потом SP-1, потом SP-2. denis74 написал, что у него изменилась та же ячейка, у lexarra, насколько понимаю тоже. С другой стороны у CityAceE ничего не поменялось. Может кто-то из написавших ошибся, может пошутил, может ошибка в мануале - у меня сейчас нет 100% уверенности в каком-то одном из вариантов.
- - - Добавлено - - -
На всякий случай напишу свое предположение. С вероятностью близкой к 100% PC++ в такте 2 M1, как написано в таблице на странице 2-18. Но PC это PC, а то что на ША - это отдельно. Т.е. предполагаю, что в HLT PC инкрементируется, но наружу инкрементированный вариант не выдается, там остается старое значение. Это объясняет то, что написал denis74.
ivagor, действительно есть отдельная защёлка перед буферами адресов:
https://i.ibb.co.com/WHmP5HK/image.png
А + делается схемой быстрого инкремента из WZ с сохранением в PC.
Цитата:
Сообщение от denis74
Какие ужасы рассказываете. :v2_jawdr:Цитата:
Сообщение от CityAceE
Добрался до Специалиста (Микрон2-ссылка), проверил - нет, не меняется.
Вложение 79585
Проверял и с DI, и с EI, и три HLT подряд.
Точной схемы на Микрон2 нет, фото по ссылке.
Изготовитель процессора, тот же, что и у CityAceE ("Днепр" ?). Впаян.
В ПЗУ сейчас прошит стандартный монитор (не Микроновский).
Если все же denis74 и lexarr не пошутили, то пара слов о гипотетическом влиянии проца. Умозрительно предположу, что раз на шинах до момента записи должны висеть нужные сигналы, значит это должны быть "старые" процы, у которых задержки (и по даташитам и по экспериментам Micka) больше. А при одинаковых абсолютных значениях задержек более благоприятным для несанкционированной записи представляется орион с его 2.5 МГц.
Возможно, вопрос в выработке сигнала MREQ (F на схеме) "старым" процом, чего он делать не должен. И всё. Мой впаян.Цитата:
Сообщение от ivagor
Различия во временных характеристиках сигналов разных 8080 задокументированы и можно наблюдать на практике. А невыработку какого-то из основных сигналов, в частности SYNC (F на схеме) всерьез комментировать не могу, это из области ненаучной фантастики. Свой вариант изложил здесь, если есть альтернативные и более правдоподобные - было бы интересно посмотреть.
Ибо ничего другого там не может быть по схеме физически.Цитата:
Сообщение от ivagor
Только проверил с адреса 0000 - 76 00 00 С3 превратилось в 8А 00 00 С3Цитата:
Сообщение от ivagor
,76 76 76 00 00 С3 в 8А 76 76 00 00 С3 на проце 8080 ,в прочем на вм80 то же самое.