Выбор языка описания электронных схем (Verilog, VHDL и другие)

[Sandro]

Не специфичен - потому что не привязан к конкретному виду железа.
Вот AHDL - да, специфика от альтеры.

Неа. В девичестве он -- ABEL, но поскольку IBM зажала права на название, то пришлось переименовать.

а ise не переваривает - потому что vhdl более "древний" язык, чем SV. И реализацию SV по хорошему начали в виваде.

Ada, разумеется, язык более древний, спору нет А VHDL -- таки её диалект. Но блин .. на мой вкус, Verilog -- язык сомнительный. Несмотря на большую компактность ... на маленьких проектах. И к SV это моё мнение тоже относится.

Но на вкус и цвет ...