Продолжаю думать над схемой, возник такой вопрос:
На диаграмме (рис.13) активизация сигнала CPU, разрешающего процессору доступ к памяти (и отключающего дисп.контроллер), приходится на второй такт. В этом случае схема работает. А если контроллеру нужно считать байт именно во втором такте? Ведь никакой привязки к тактам процессора у него нет, так что может попасть и на второй такт, а по сигналу /MREQ контроллер во 2-м такте отключится от ОЗУ и включится проц. Т.е. контроллеру надо считать, а проц его отключает. Вот никак этот момент не пойму. По картинке сигнал CPU непериодический, т.к. у проца разное количество тактов на операцию, а триггер DD5 работает от /MREQ.
Ответить с цитированием