Изучаю схему, возник вопрос:
SRAM подключена - сигнал WR\ и сигнал CS\
т.е. MD0-7 постоянно работают на выход, кроме
когда WR\=0, запись происходит по фроту WR\
и FPGA должна переключиться на ввод после перехода
WR\ из 0 в 1. Не происходит ли в это момент конфликт?
когда SRAM начинает выдавать данные, а FPGA еще не переключилась на
ввод?