Цифровая археология: 1801 и все-все-все

[Vslav]

Правильно ли я понимаю, что ВМ1 и ВМ2 всегда выставляют адрес на шину "как есть", никогда не очищая младший бит ?

ВМ1 - да, младший бит адреса не видоизменяет.

Ячейка ввода-вывода "неизвестного" БМК. Биполярная технлогия достаточно сложно поддается визуальной расшифровке - диоды не отличимы от диодов Шоттки, от стабилитронов и транзисторов. Это 3D структуры, вглубь кристалла уходят, полярность транзистора тоже по внешнему виду не определяется. Но если есть хоть страничка документации - то не все так плохо



Вот тут на картинке уже есть разные диоды, резисторы и транзисторы обеих полярностей.

[Titus]

Ячейка ввода-вывода "неизвестного" БМК.

Не томите нас, графиня, откройте свой секрет. )

[Vslav]

Не томите нас, графиня, откройте свой секрет. )

Сказал граф, стуча манжетами по паркету.

Подсказка 3: выпускалась заводом ВЗПП, он на тот момент нормально освоил планаризацию первого слоя металла и умел выпускать микросхемы с двумя слоями металла. У Ангстрема были проблемы с этим. Технология "квестовой" микросхемы биполярная - ТТЛШ.

[CodeMaster]

Подсказка 3: выпускалась заводом ВЗПП,

Предположу, что H1806XM1. Интересно, что ВЗПП до сих пор выпускает серию 1804

---------- Post added at 23:42 ---------- Previous post was at 23:33 ----------

Предположу, что H1806XM1

Не, неправ, думал что-то PDPшное должно быть. Вообще из ТТЛШ 1527ХМ1, 1540ХМ1, 1547ХМ1, 1548ХМ1, 1548ХМ2 осталось определить, что выпускал ВЗПП.

---------- Post added at 23:44 ---------- Previous post was at 23:42 ----------

Технология "квестовой" микросхемы биполярная

Это не оно?

биполярный БМК на 3000 вентилей оригинальной конструкции

[Vslav]

1527ХМ1

Ура, наконец-то! Да, это КМ1527ХМ1-715, любезно подаренная yursav. С моей стороны было бы садизмом просить чтобы еще и номер шаблона определили (715)

1527ХМ1-715 (полное разрешение, 596МБ)
1527ХМ1-715 (четверть разрешение, 56МБ)

[Patron]

Ещё вопросы про работу 1801ВМ1:

1. В какой момент при обслуживании VIRQ принимается адрес вектора - до сохранения PC и PSW или после ?

2. Через сколько тактов после прихода RPLY снимается DOUT ?

3. Сколько тактов держится DOUT при записи в режиме SEL1 / SEL2 ?

[Advertiser]

[Vslav]

1. В какой момент при обслуживании VIRQ принимается адрес вектора - до сохранения PC и PSW или после ?

Порядок такой:
-(SP) = PSW
-(SP) = PC
R12 = vector (чтение по IAKO)
PC = (R12)+ (R12 невидимый программно регистр из блока R0-R13)
PSW = (R12)

2. Через сколько тактов после прихода RPLY снимается DOUT ?

Должен быть обнаружен активный RPLY на нарастающем фронте CLK, и на следующем нарастающем фронте CLK активный DOUT будет снят. То есть - один такт.

3. Сколько тактов держится DOUT при записи в режиме SEL1 / SEL2 ?

Полтора такта, начинается на ниспадающем фронте CLK, и заканчивается на нарастающем фронте через один нарастающий фронт. ЕМНИП, это я вроде проверял и на реальном процессоре.

[Patron]

Настраивая тайминги абстрактного потактового эмулятора 1801ВМ1 снова натыкаюсь на странности некоторых таймингов, замеченные при тестировании.

Например, простую на вид команду [ MOV R1,(R0)+ ] - ВМ1 при частоте 5.3 МГц и задержке памяти 6 тактов - выполняет аж 41 такт, при том, что команду [ MOV R1,R0 ] - этот же процессор выполняет всего за 14 тактов.

Интересно, что в это время происходит на шине. Нет ли там какой-то отменённой предвыборки или цикла ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ ..

[Vslav]

Например, простую на вид команду [ MOV R1,(R0)+ ] - ВМ1 при частоте 5.3 МГц и задержке памяти 6 тактов - выполняет аж 41 такт,

В модели QSync с задержкой памяти такт выполняет 30 тактов - между фронтами SYNC от это команды и до следующей. Но там что-то не совсем то - исполняется за 8 микрокоманд.

Интересно, что в это время происходит на шине. Нет ли там какой-то отменённой предвыборки или цикла ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ ..

На шине ничего не происходит - законные одно чтение кода инструкции и одна запись данных, долго вычисляется адрес записи, начинается транзакция, и потом долго предоставляются данные для записи (время от SYNC до DOUT).

при том, что команду [ MOV R1,R0 ] - этот же процессор выполняет всего за 14 тактов.

А тут только 4 микроинструкции


Новости проекта: 1801ВМ1 версия 1.2m

- внешняя шина Qbus заменена на синхронную шину Wishbone
- исправлена ошибка в таймера (неверно работал в режиме slow - с разными частотами ядра и блока таймера, в оригинальном процессоре этой ошибки нет - там частоты одинаковы)
- окончательно добавлена и протестирована микропрограмма для кристалла с буквой Г.

В-общем, это пока еще тестировалось на модели, но внешняя шина Wishbone хорошо подходит для ПЛИС, буду делать проект на реальной железке.

Да, на модели цикл чтения Wishbone занимает три такта (лень было переписывать модель ОЗУ с тестом), а цикл записи 2 такта, и по сравнению с Qbus исполнение теста 791404 заняло примерно на 10 процентов меньше времени. Тормозит само микроядро, внешний интерфейс влияет слабо.

[Vslav]

Сделал тестовый проект на реальной FPGA - на плате Altera DE0. Прикрутил 4KW ОЗУ с тестовой программой, прикрутил регистры 177714 на 7-сегментный индикатор, процессор вывел тестовую цифру "1801". Проект собрался на EP3C16-7 на 100 МГц. Тест 791401 пока не проходит.

Текущее состояние: Версия 1.3a

В-общем, запустить тесты, написать и добавить ВП1-065, нарастить ОЗУ до 56К (это быстро - из внутренней памяти) и практически готова МС1201.01.