ZXKit1 - плата VGA & PAL

[backa]

Я тоже сталкивался с тем, что доказявая по своему клубку проводов себе (и не только себе), что все правильно, вдруг обнаруживается какой-нибудь нежданчик.

я же многократно говорил, что в программе ТорJtag ВСЕ ЛИНИИ С CPLD дрыгал и смотрел на ОЗУ!!! на соотвествующем пине....на CS всегда "0"))) Я подключал все пины от ОЗУ к CPLD как для этого случая - программно полностью управлять ОЗУ из строннего софта по JTAG Boundary-Scan technology. Надежно и удобно. А еще можно прошивать таким образом ПЗУ ВНУТРИ СХЕМЫ ( что я и делал с основной ПЗУ - правда не быстро - 2часа для 512к)

Ничего не остается как снова пройтись в режиме JTAG с тестером ну или на работе распаяю пины с шины данных и управления ОЗУ(для логического анализатора) или скриптом на Pythone все-таки напишу тест для ОЗУ.

Память в DIP32, то есть на в reverse-корпусе, тут тоже не ошибиться.

Не совсем понял , что Вы имели ввиду но память находиться ПОД CPLD - место надо экономить на макетке и линии короче будут))) По-идее на макетке весь Синклер можно засунуть под CPLD на переходной плате - у меня под основной CPLD 2 ОЗУ корпуса расположены очень удобно))) Правда много макроячеек съедает ручное назанчение пинов на CPLD (((( Я изза этого не смог Карабас нано весь впихнуть в 216 макроячеек (на авторасстановке все влазит)