Pentagon - общая плата доработок

[solegstar]

как мне кажется, АП6 не подойдет. в отличии от ИР23, АП6 не хранит в себе защелкнутый байт, что собственно и происходит в D39 по сигналу С20 и его вывод по С19. запись в регистр D39 происходит в одно время, а чтение ессно в другое. Я б остановился на варианте разделения ШД срамины на запись одной АП6/АП5/ИР22, по классической схеме. экспериментируй, может, че и выйдет)

[Advertiser]

[JV-Soft]

как мне кажется, АП6 не подойдет. в отличии от ИР23, АП6 не хранит в себе защелкнутый байт, что собственно и происходит в D39 по сигналу С20 и его вывод по С19. запись в регистр D39 происходит в одно время, а чтение ессно в другое.

Это в случае динамической RAM, со станикой мы можем читать/писать через АП6/8 задавая конфиг направления и включения по RD/WR, MREQ, зачем нам С20,С19
Или я что то упустил ?

- - - Добавлено - - -

При чтении записи в экран или регенерацию(а ее вообще уже не будет) мы не попадаем

[JV-Soft]

Пробный запуск, с SRAM красивой шахматки нет но и так симпатично. Пробую обойтись одной ап6 вместо двух регистров.

[solegstar]

Пробный запуск, с SRAM красивой шахматки нет но и так симпатично.

да, интересно, чем закончится! ты учитываешь надеюсь, что срам подключается после пзу (4000h)?

- - - Добавлено - - -

JV-Soft, схему подключения памяти не рисовал?

[JV-Soft]

да, интересно, чем закончится! ты учитываешь надеюсь, что срам подключается после пзу (4000h)?

Олег не переживай.

АЛЕ АП буфер АП6 но пока не 100% полноценный но думаю дожму.

JV-Soft, схему подключения памяти не рисовал?

Олег пока все в голове и на проводах, отрисую

[solegstar]

буфер АП6 но пока не 100% полноценный но думаю дожму.

я вот, без знаков припинания, ничего не понял.)) но мои поздравления!

[JV-Soft]

я вот, без знаков припинания, ничего не понял.)) но мои поздравления!

Пытаюсь избавится от D39, скорее всего понадобится один элемент ЛЛ1 для реверса АП6 , сижу думаю как вообще обойтись без него.
Так же мысли на дальнейшее упрощение, в попытке убрать D62, D61 и обвязку, заменив одним 8 битным регистром для порта #7FFD

[JV-Soft]

В общем так, проц дал за два такта адрес, опустил MREQ и RD, мультиплексоры на третьем такте дали адрес, SRAM выставила данные,но держит их не до середины третьего такта RD(1) , по которым проц и читает данные (не путать с циклом М1 там по началу такта), и имеем на момент середины третьего такта на мультиплексорах уже другой адрес и данные, в общем подумаю еще, но да, ты прав к моменту середины третьего такта уже другие данные на SRAM. В общем с разных сторон обсказали одно и то же.
Смотрю пока схему, думаю, возможно оставить D39 придется. Но ведь упростить всегда же хочется, зря что ли я ап6 припаял

[solegstar]

что ли я ап6 припаял

нет конечно. запаяй 1 вывод на +5В и подай С16 на 19 вывод - получится то, о чем я спрашивал чуть выше - буфер ШД проца -> ШД срам.

[JV-Soft]

нет конечно. запаяй 1 вывод на +5В и подай С16 на 19 вывод - получится то, о чем я спрашивал чуть выше - буфер ШД проца -> ШД срам.

Да так то оно работает без вопросов, хотелось что бы и в обратную отдавало.....