Цитата Сообщение от Denn Посмотреть сообщение
HardWareMan, я правильно понимаю, что сигнал /WR приходит от МП после того, как 100%-но сформированы ША, ШД и /IORQ? Т.е. в нашем случае уже стоит /CS1 (получается из ША и "йорика") и готов код команды на выходе АП6.

Получается, что задержка формирования /CS1 = ИД7+ИД4+ЛИ1, а задержка /BWR = ИР22.
А вот задержка данных на выходе буфера = ИР22+ИД7+ИД4+ЛЛ1+АП6 !!!
В отличии от твоего проверочного ногодрыгного варианта через ВВ55, этот Nemo IDE завязан на времянки CPU, в данном случае это Z80. IORD тут получается растянутым (адреса и CSхх могут запаздывать из-за указанных тобой задержек), а IOWR наоборот короткий (при этом остальные сигналы устанавливаются за 2 такта до активации WR). Могу посоветовать установить ИДшки и логику пошустрее, оставив медленномощные только буфера и регистры. Ну или на CPLD сделай весь замес. Это я к тому, чтобы проверить схему в принципе, а не конкретную реализацию на плате. Т.е., "собрать" другую макетку и попробовать с тем же софтом на том же компе.