Выбор языка описания электронных схем (Verilog, VHDL и другие)

[mastermind]

...в какой то момент, видимо задолбавшись с VHDL, переписывает весь головной модуль (полторы тысячи строк) на Verilog со своими исправлениями. Строк остается в полтора раза меньше, порядка тысячи.

Как все сложно. Освойте уже Clash. Он вам из простого функционального исходника сгенерирует хоть VHDL, хоть Verilog: https://clash-lang.org/

Clash is a functional hardware description language that borrows both its syntax and semantics from the functional programming language Haskell. It provides a familiar structural design approach to both combinational and synchronous sequential circuits. The Clash compiler transforms these high-level descriptions to low-level synthesizable VHDL, Verilog, or SystemVerilog.