Цитата Сообщение от valerium Посмотреть сообщение
Понятно, что есть какой-то универсальный вид, в который выстраивается наш проект из элементов в макроячейках.
Только понимание этих схем настолько неинтуитивное, что разрыв мозга неизбежен.

Ну ок, пусть так: _мое_ понимание не заточено не рассмотрение/обсуждение, а тем более _отладку_ схем в том виде. А описание на VHDL/verilog хотя бы как-то дает видеть суть. Поэтому мне приятнее ставить задачу квартусу в том виде, где видна суть, а схема там уж потом пусть генерится, как ей удобнее )
ок. просто у меня ровно наоборот - одного взгляда на схему достаточно чтобы понять как оно работает, а VHDL и ему подобные - требуют вникания и разбирательства...