PAL/GAL и все что с ними связано.

[krotan]

М1 выключается, когда проц съел команду, на ШД еще есть необходимая комбинация. и ессно по переднему фронту М1 запоминается состояние дешифрируемой команды ТМ2 D-триггером, т.к. в ТМ2 защелка срабатывает по переднему фронту "С".

Спасибо! Согласен (ТМ2 - не обычный D-триггер).
Но, возвращаясь к начатому разговору, в этом случае схема, нарисованная Gutten для GAL работать не будет, т.к. там используется не ТМ2 (запоминающий по подъёму) а классический D-триггер (запоминающий по спаду). При переносе этой схемы в GAL, по-видимому, потребуется инвертировать сигнал M1.

[solegstar]

Но, возвращаясь к начатому разговору, в этом случае схема, нарисованная Gutten для GAL работать не будет, т.к. там используется не ТМ2 (запоминающий по подъёму) а классический D-триггер (запоминающий по спаду). При переносе этой схемы в GAL, по-видимому, потребуется инвертировать сигнал M1.

Вот это может быть! надо потестить в симуляторе.))

[Blade]

http://www.latticesemi.com/~/media/D...8DataSheet.PDF страница 14. По rising edge он работает.

[krotan]

Вот это может быть! надо потестить в симуляторе.))

Я только что потестил Вылезает другая проблема - в GALах сигнал CLC для триггера нельзя инвертировать, дизайн не укладывается в микросхему....

---------- Post added at 18:52 ---------- Previous post was at 18:37 ----------

http://www.latticesemi.com/~/media/D...8DataSheet.PDF страница 14. По rising edge он работает.

Дык, непонятно из этого даташита, по rising edge он просто открывается (как все человеческие d-триггеры) или запоминает (как ТМ2).
Наверное, без симуляции не обойтись будет

---------- Post added at 19:29 ---------- Previous post was at 18:52 ----------

Вот схема для прошивки в gal:

Вот результат её симуляции:

Вроде всё работает правильно и в микросхему 16v8d укладывается...

[Blade]

Схему можно упростить. Достаточно D6 и D7.

[krotan]

Схему можно упростить. Достаточно D6 и D7.

Вы не могли бы пояснить? А то нет уверенности, что это упрощение пройдёт гладко...
То есть расширенные порты будут закрыты при любых командах, у которых оба старших бита установлены?

[ram_scan]

Дык, непонятно из этого даташита, по rising edge он просто открывается (как все человеческие d-триггеры) или запоминает (как ТМ2).

По переднему фронту если непредпринимать специальных движняков запоминают все триггеры (во всяком случае все что я видел). А вот выход выставляют уже по разному. Но запоминание по умолчанию всегда по переднему фронту.

В GAL-ке обычный двухступенчатый должен быть, хотя я когда даташит читал на нее в свое время явного упоминания не нашел, надо тестить. И двухступенчатый в именно этой схеме работать тоже будет, за счет того что ловит двухбайтную команду ввода-вывода и отключать порт на этапе выборки аргумента еще не поздно (команда еще не исполнялась ведь).

Однобайтную команду с двухступенчатым триггером действительно выловить было бы нельзя. Но в данном конкретном случае все будет шоколадно.

[krotan]

По переднему фронту если непредпринимать специальных движняков запоминают все триггеры (во всяком случае все что я видел). А вот выход выставляют уже по разному. Но запоминание по умолчанию всегда по переднему фронту.

Все D-триггеры делятся на две группы - синхронные и асинхронные.
Синхронные запоминают по переднему фронту и не имеют "прозрачности", примеры: ТМ2, ТМ8, ТМ9.
Асинхронные запоминают по заднему фронту, между передним и задним фронтом есть период "прозрачности", примеры: ТМ5, ТМ7.

В GAL-ке обычный двухступенчатый должен быть, хотя я когда даташит читал на нее в свое время явного упоминания не нашел, надо тестить.

По моим изысканиям получается, что все триггеры (даже T-триггеры) в GALке синхронные. Потому что любые триггеры тактуются в ней единым CLC-сигналом. По даташиту на GALку это понять невозможно, он какой-то обтекаемый

И двухступенчатый в именно этой схеме работать тоже будет, за счет того что ловит двухбайтную команду ввода-вывода и отключать порт на этапе выборки аргумента еще не поздно...

imho, чтобы заработал двухступенчатый схему изменять надо.
Учтите: полный вариант схемы (с D0...D2, D4...D7) отлавливает однобайтные команды.
Урезанный вариант схемы (с D6 и D7) отлавливает второй байт двухбайтовой команды.

[ram_scan]

Синхронные запоминают по переднему фронту и не имеют "прозрачности", примеры: ТМ2, ТМ8, ТМ9.
Асинхронные запоминают по заднему фронту, между передним и задним фронтом есть период "прозрачности", примеры: ТМ5, ТМ7.

Мне кажется вы что-то путаете. Асинхронный D триггер не имеет прозрачности по той простой причине что он собран из двух Т триггеров и инвертора. По переднему фронту данные пишутся в первый триггер, по заднему переписываются во второй.

imho, чтобы заработал двухступенчатый схему изменять надо.
Учтите: полный вариант схемы (с D0...D2, D4...D7) отлавливает однобайтные команды.

Команда ввода-вывода то двухбайтная. Смотрите. На начало M1 на ШД выставлен КОП, он дешифруется, результат по переднему фронту записывается в триггер (то что на выходе в данном случае еще не важно). По заднему фронту результат появляется на выходе, порт блокируется, и на момент когда процессор начинает выборку аргумента порт уже оказывается заблокирован.

Поэтому в данном случае совершенно перпендикулярно когда появится сигнал блокировки на выходе триггера, по переднему или заднему фронту M1, важно чтобы он был там раньше IORQ. А до выставления IORQ в любом случае задний фронт M1 пройдет. Важно только чтобы данные c ШД защелкивались именно по переднему фронту, ну так это во всех виденных мной триггерах так.

Так что именно эта схема именно для блокировки порта будет работать как заявлено.

[solegstar]

Посмотрел коды команд - Blade оказался совершенно прав!
Для блокировки длинных портов требуется настолько простая схема, что на неё даже GALку тратить жалко, проще и быстрее собрать на двух микросхемах рассыпухи:

схема будет работать, если у первого элемента 2и-не убрать инверсию и второй элемент 2и заменить на 2или. хоть порт в скорпионе и сделан на ТМ9, которая защелкивает шину передним фронтом, но дешифратор 1ffd сделан на ИД7 и следовательно активный уровень будет низкий при выборе порта. т.е. тут логика схемы такая - по приходу команды короткого обращения к портам, схема блокирует обращение дешифратора создавая 1 на элементе 2ИЛИ, и не пропуская 0 от дешифратора ИД7. потом 1 от дешифратора возвращается и затем пропадает "1" у блокировщика.
Во второй схеме нельзя использовать ТМ8, т.к. она запоминает состояние шины по заднему фронту.