ПЛИС и всё что с ними связано

[Ewgeny7]

Значит тогда буду пробовать применить внутри procedure, вот такую запись:

Нет, переменные описываются по другому маленько:

process(СLK)
variable tmp: std_logic_vector(63 downto 0);
begin
    tmp := main_vector(62 downto 0) & tst;
................................
...............................
end process;

- - - Добавлено - - -

Обрати внимание на знак присваивания значения, он вот такой - ":=", а не привычный "<=".

- - - Добавлено - - -

ну и зря, в verilog гораздо удобнее с ними

Зря, не зря - это всё дело индивидуальной привычки, наверное.
Просто я практически нигде не видел использование переменных в проектах, на которых я учился. Вот и сам такой же стал
А когда оно понадобилось (Кактус ругался, что не понимает, что я от него хочу в одной конструкции), то пришлось изучить еще и этот момент.