ПЛИС и всё что с ними связано

[TSL]

Ну я бы делал примерно так:

process (flck)
begin
    if (fclk'event and fclk = '1')
    begin
        if (clr_flag = '1') then
            rd_sig <= '0';
        elsif (ram_rd = '1') then
            rd_sig <= '1';
        end if;
    end
end process;

flck - некий клок системы, в домене которого находятся все сигналы модуля. Например 14 мгц.
При этом, дабы избежать метастабов, если сигналы clr_flag и ram_rd в другом клоковом домене, их бы нефигово пересинхрить на клок flck.

В общем проблему надо разделить на две:
1. (главная!) НИКОГДА не использовать выход комбинаторики как клок, а только как клок енабле, да и то желательно пересинхренный.
2. Пересинхривать любые сигналы другого клокового домена на текущий.

---------- Post added at 01:43 ---------- Previous post was at 01:41 ----------

Сорри, в вхдл могут быть ошибки, я в нем никогда не писал, езык для мну иностраннише.

---------- Post added at 01:44 ---------- Previous post was at 01:43 ----------

На уютном верилоге так:

always @(posedge fclk)
    if (clr_flag)
        rd_sig <= 1'b0;
    else if (ram_rd)
        rd_sig <= 1'b1;

[Advertiser]

[vlad]

Ну я бы делал примерно так:

process (flck)
begin
    if (fclk'event and fclk = '1')
    begin
        if (clr_flag = '1') then
            rd_sig <= '0';
        elsif (ram_rd = '1') then
            rd_sig <= '1';
        end if;
    end
end process;

Вот тут и проблема, что это не сработает, в асинхронном примере сигнал rd_sig устанавливается в 1 только по стробу ram_rd. А у тебя и после clr_flag = 0 при ram_rd = 1. Есть еще варианты?

[IanPo]

always @(posedge fclk)
begin
ram_rd_old <= ram_rd;
if (clr_flag)
rd_sig <= 1'b0;
else if ( ram_rd & ~ram_rd_old )
rd_sig <= 1'b1;
end
за счет детектора фронта получаем запаздывание

[solegstar]

port77_wr <= '1' when adress(7 downto 0)=X"77" and iorq='0' and m1='1' and wr='0' and cpm='1' else '0';

elsif (port77_wr'event and port77_wr='0') then

Так низя делать, асинхронщина во все дыры.
Клокать ТОЛЬКО по глобалклоку, с условиями по port77_wr и проч.

кстати, не понятно как оно вообще работало, ведь port77_wr присваивается "1"ца для записи 1 бита шины данных на SDCS, а записывается по спаду port77_wr. пипец вобщем. Эта часть прошивы из модуля расширения для робика, её не трогал. попробую с условием port77_wr='1' и вроде если правильно тебя понял про синхронность, сделал пока так:

port77_wr <= '1' when adress(7 downto 0)=X"77" and iorq='0' and m1='1' and wr='0' and cpm='1' else '0';
process (port77_wr, res, f14)
	begin
		if res='0' then
			nSDCS <= '1';
		elsif f14'event and f14='1' then
			if port77_wr='1' then
				nSDCS <= Data(1);
			end if;
		end if;
end process;

вчера пропаял плис с жидкой канифолью и промыл спиртом - ниче не поменялось. буду смотреть таки питание, может какие фильтры поставлю, как в эве на питание сдкарты, для начала. также вечером проверю прошиву.

[vlad]

port77_wr <= '1' when adress(7 downto 0)=X"77" and iorq='0' and m1='1' and wr='0' and cpm='1' else '0';

Непонятно участие сигнала M1# в конкретном случае. Скорей всего M1# здесь ненужен.

[TSL]

IanPo, да действительно, я не учел фронт.
В общем я так из фронтов стробы и выделяю.
А где задежка кроме периода fclk?

[IanPo]

Задержка от 0 до fclk, другой нет.

[TSL]

А вот такая задачка:

reg [7:0] cnt;
always @(posedge clk)
if (stb)
cnt <= cnt + 8'b1;

stb - сигнал внешнего интерфейса асинхронный по отношению к домену clk.
Что нужно сделать с stb, чтоб избежать тотального глюкалова?

[IanPo]

Не совсем понятно, в чем глюкалово(покажи, что за сигнал), поэтому пока что вот так:
http://www.kit-e.ru/articles/circuit/2009_02_102.php
http://www.fpga4fun.com/CrossClockDomain.html

ЗЫ. Вместо 8'b1 можно написать 1'b1 безо всякого ущерба, компилятор наверняка так и оптимизирует

[TSL]

Ссылки хорошие, собсна в них описана и проблема, и ее решение

Вместо 8'b1 можно написать 1'b1 безо всякого ущерба, компилятор наверняка так и оптимизирует

Угу.

---------- Post added at 20:03 ---------- Previous post was at 20:01 ----------

Не совсем понятно, в чем глюкалово

Метастабы.