ПЛИС и всё что с ними связано

[solegstar]

мой вопрос решился установкой фильтра из катушки 100мкГн (буду подбирать, т.к. поставил то, что нашел) и конденсатора 10мкф по питанию перед ЕПМкой. теперь карта всегда определяется четко. также оставил поправленную прошивку. Спасибо TSL и Alvis за наводки!

[Mick]

Господа, кто нибудь компилил когда нибудь VHDL в Max Plus II.
Вопрос в чем, почему компилятор выкидывает внутренние сигналы описанные как std_logic. Причем ошибок в синтаксисе не выдает.

Или может кто скинет рабочий проект VHDL для MAX PLus в качестве примера. А то я как то в недоумении.

[lisica]

Вопрос в чем, почему компилятор выкидывает внутренние сигналы описанные как std_logic

В квартусе такое, когда эти сигналы никуда не подключены то он автоматом их игнорирует.

[Mick]

В квартусе такое, когда эти сигналы никуда не подключены то он автоматом их игнорирует.

Ну как бы тебе объяснить. Про Кактус я не спрашивал, там все нормально. Мне интересен тот факт, что в Максе творится.
Тем более, я взял и написал такой же кусок только на AHDL - так вот в последнем случае код получился какой нужно. А вот VHDL явно делает не то что то.

[Mick]

VHDL Syntax (IEEE Std 1076-1987) небось юзаете?

А по проще можно для не особо продвинутых юзеров. Пользую там то что есть, может оно как то меняется - я не в курсе.

[kox]

Добрый день!
Подскажите как в Quartus прикрутить ядро T80 к проекту, выполненному в графическом редакторе?
Имеется проект, нарисованный схемным вводом, схемный файл установлен как Top-level Entity.
Проц T80, имеет 6 файлов:
T80_ALU.vhd
T80.vhd
T80_MCode.vhd
T80_Pack.vhd
T80_Reg.vhd
T80se.vhd
Вообщем как эти 6 файлов ввернуть в схемный ввод, в виде проца?
Сильно не пинайте- с языками verilog и vhdl не знаком, ковыряю потихоньку схемный ввод на досуге.
Заранее спасибо!

[Advertiser]

[kox]

С этим уже разобрался, скомпилил, варнинги не нравятся мне, которые компилятор выдает.

[Ewgeny7]

Варнинги разные бывают. Некоторые можно просто побоку пускать. Остальные - иметь ввиду.

[kox]

Что например делать с этими варнингами:

Warning: Timing characteristics of device EP4CE10F17C8 are preliminary

Critical Warning: Synopsys Design Constraints File file not found: 'z80.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.

Critical Warning: Timing requirements not met

И как к ним относиться?

[Ewgeny7]

По большому счету - не обращать внимания. а проверить в работе.
Аналайзер лучше переключи на Classic Time Analizer, он не будет вываливать тебе гору ненужных (пока) сообщений. TimeQuest - штука понавороченней, и пока не нужна.
Третье сообщение говорит, что с точки зрения анализатора, проект где-то не укладывается во временнЫе рамки. Но он может и ошибаться, если у тебя данные где-то задерживаются логикой схемы, поэтому тоже - сразу в панику не впадай.
Проверяй проект в работе. а потом уже разгребай глюки варнингов. если что-то криво работает.
Это в общих чертах...
Позже научишься искать по варнингам "слабые места" и подчищать их для стабильности работы схемы.

---------- Post added at 19:29 ---------- Previous post was at 19:24 ----------

Варнинги будут практически всегда. Например, при компиляции исходников ПентЭвы, даже ничего не трогая там, получим около 20 ахтунгов, но там ничего катастрофического нет. Да и от версии Кактуса количество зависит, почему-то...